π／4-DQPSK差分解調(diào)器的數(shù)字化FPGA設(shè)計與實現(xiàn) 作者： 時間：2011-03-28 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 經(jīng)過混頻后進入解調(diào)器的信號φ(t)的波形如圖3所示，設(shè)上支路為A，下支路為B。那么，經(jīng)延遲移相后，其上、下兩支路分別為： 而乘法器的輸出為： 其A、B支路的乘法器輸出波形如圖4所示。表2所列為π／4-DQPSK的差分解調(diào)判決準則。 fpga相關(guān)文章:fpga是什么 上一頁 1 2 3 4 下一頁
加入技術(shù)交流群
評論