基于FPGA的自適應(yīng)波束形成算法實現(xiàn)

　　3 系統(tǒng)仿真與驗證

　　本文設(shè)計核心部分是基于Stratix系列EPlS10芯片設(shè)計的分別對I／Q兩路原始數(shù)據(jù)進(jìn)行DLMS自適應(yīng)算法和復(fù)數(shù)乘加運算，在QuartusⅡ環(huán)境下用VHDL語言編寫了各功能模塊，并進(jìn)行了仿真，共占用了2 703個邏輯單元，同時應(yīng)用Matlab對數(shù)字結(jié)果進(jìn)行波形仿真，以下為仿真驗證的結(jié)果。

　　圖5為主控模塊的仿真波形，其中ST0，ST1，ST2，ST3為復(fù)數(shù)乘法的4種組合，clk_regbt用來控制乘法器完成乘法，counter_bt用來控制乘數(shù)的位選，clk_reg用來控制運算新數(shù)的進(jìn)入、上次計算的完畢和結(jié)果的輸出。

　　圖6為復(fù)數(shù)乘加模塊功能仿真結(jié)果，dc_out，ds_out，xc_out，xs_out分別是輸入信號和期望信號的實部和虛部，ec_out，es_out，yc_out，ys_out分別為誤差和濾波輸出的實部和虛部。

　　圖7為系統(tǒng)仿真測試結(jié)果：系統(tǒng)預(yù)形成波束方向為0°方向，干擾從45°傳來，通過仿真結(jié)果可以看出，主波束在0°方向形成，和預(yù)形成主波束吻合，在45°干擾方向形成零陷，并且提高了主波束的增益，滿足系統(tǒng)的設(shè)計要求。

　　4 結(jié) 語

　　自適應(yīng)DBF是現(xiàn)代聲納陣列信號處理的關(guān)鍵技術(shù)之一，本文介紹了利用FPGA芯片實現(xiàn)的自適應(yīng)BDF結(jié)構(gòu)，給出了相應(yīng)的硬件設(shè)計和仿真驗證，采用FPGA結(jié)構(gòu)，硬件成本低，在自適應(yīng)陣列信號處理系統(tǒng)中具有很好的應(yīng)用前景,給公司到來很多的發(fā)展空間。