FPGA時鐘設計

摘要：在FPGA設計中，為了成功地操作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓下將導致錯誤的行為。在設計PLD／FPGA時通常采用如下四種類型時鐘：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統包括上述四種時鐘類型的任意組合。
關鍵詞：FPGA；時鐘；邏輯時鐘；險象

對于一個設計項目來說，全局時鐘是最簡單和最可預測的時鐘。在PLD／FPGA設計中最好的時鐘方案是由專用的全局時鐘輸入引腳驅動的單個主時鐘去鐘控設計項目中的每一個觸發器。只要可能就應盡量在設計項目中采用全局時鐘。PLD／FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。

1 全局時鐘
全局時鐘的實例如圖1所示。圖1中定時波形示出觸發器的數據輸入D[1．．3]應遵守建立時間和保持時間的約束條件。建立和保持時間的數值在PLD數據手冊中給出，也可用軟件的定時分析器計算出來。如果在應用中不能滿足建立和保持時間的要求，則必須用時鐘同步輸入信號。

2 門控時鐘
在許多應用中，整個設計項目都采用外部的全局時鐘是不可能或不實際的。PLD具有乘積項邏輯陣列時鐘(即時鐘是由邏輯產生的)，允許任意函數單獨地鐘控各個觸發器。然而，當你用陣列時鐘時，應仔細地分析時鐘函數，以避免毛刺。
通常用陣列時鐘構成門控時鐘。門控時鐘常常同微處理器接口有關，用地址線去控制寫脈沖。然而，每當用組合函數鐘控觸發器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作，圖2所示是一個可靠的門控時鐘電路。

(1)驅動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏輯在某些工作狀態下，會出現競爭產生的毛刺。
(2)邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其他輸入必須當成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。