FPGA時鐘設計
加入技術交流群
在設計中可以將門控時鐘轉換成全局時鐘以改善設計項目的可靠性。圖3示出如何用全局時鐘重新設計圖2所示的電路。地址線在控制D觸發器的使能輸入，許多PLD設計軟件，如Max+PlusⅡ軟件都提供這種帶使能端的D觸發器。當ENA為高電平時，D輸入端的值被鐘控到觸發器中：當ENA為低電平時，維持現在的狀態。本文引用地址：http://www.104case.com/article/191103.htm
3 多級邏輯時鐘
當產生門控時鐘的組合邏輯超過一級(即超過單個的“與”門或“或”門)時，驗證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，不應該用多級組合邏輯去鐘控PLD設計中的觸發器。
圖4給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鐘(CLK)和該時鐘的2分頻(DIV2)。多級邏輯的險象可以去除。例如，可以插入“冗余邏輯”到設計項目中。然而，PLD／FPGA編譯器在邏輯綜合時會去掉這些冗余邏輯，使得驗證險象是否真正被去除變得困難了。為此，必須應尋求其他方法來實現電路的功能。
評論