基于CPLD／FPGA的多串口設計與實現
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2)寫控制器
寫控制器的ad_cnt端接收到RXD接收器的reg_flag負脈沖信號后，對地址寄存器進行加‘1’操作，并將新的地址狀態送至雙端口RAM的地址總線a0～a2。同時，reg_flag負脈沖觸發寫控制器對clk時鐘計數，向雙端口RAM產生cs片選信號和wr寫控制信號，將RXD接收器d0～d7的數據寫入雙端口RAM地址線所對應的存儲單元中。
3)雙端口RAM
通過一系列時序信號的組合，RXD接收器接收的數據將暫存到雙端口RAM中。本設計中，雙端口RAM直接調用的Quartus8．0存儲器子庫中的LPM_RAM_DP元件。
2．2 發送模塊
發送部分由4路并行的TXD發送器、2-4譯碼器和4輸入或門組成，如圖4所示。4路TXD發送器共用時鐘信號clk、數據端d0～d7、發送啟動端load；每個發送器均有單獨sf、cs、txd引腳，其功能分別為：發送狀態標志、TXD發送器選擇、串行數據輸出。TXD發送器的cs端分別與2-4譯碼器的輸出腳相連，譯碼器的輸入端a0～a1即構成發送部分的地址線；發送器的sf端經過4輸入或門輸出，構成發送部分的發送狀態標志。本文引用地址：http://www.104case.com/article/191085.htm
在通訊過程中，load腳接收到CPU的控制信號后，根據地址線a0～a1的組合選擇相應的TXD發送器，將數據總線d0～d7上的數據通過txd腳逐位輸出，通過串行總線發送至接收設備。一個字節發送完成后，發送狀態端sf置‘0’，CPU可檢測sf端的電平狀態，以判斷數據是否發送完成，也可以利用sf引腳的狀態觸發CPU中斷，完成多個數據的連續發送。發送器的程序與接收器相匹配，在此不再闡述。
2．3 波特率發生器
UART的接收和發送按照相同的波特率進行數據傳送。波特率發生器分別給接收部分和發送部分提供時鐘信號，并且接收的波特率時鐘是發送的16倍，利用16倍波特率時鐘對串行數據進行高速采樣，以確保接收數據的準確性。為實現與不同傳輸速率的串行設備通信，波特率發生器對系統時鐘進行不同系數的分頻，根據CPU控制線的組合可分別產生4800bit／s、9600bit／s、19200bit／s、38400bit／s等多種波特率。
3 仿真與實現
本串口擴展器通過VHDL編程，在Ouartus8．0下進行了仿真。由于仿真信號較多，僅對關鍵部件的信號進行分析。圖5給出了RXD接收器仿真波形。在測試過程中，首先確定通信的波特率為19 200 bit／s，即RXD接收器CLK時鐘為波特率的16倍，發送設備通過串行總線向RXD接收器發送F1H，當RXD接收器完成數據的接收后，立即將數據送至數據總線d0～d7，仿真結果如圖5所示。
給寫控制器的ad_cnt端輸入地址計數脈沖，地址線a0～a2進行加‘1’操作，片選線cs和寫操作端wr根據CLK時鐘信號相應輸出低電平，完成接收數據的寫存儲。連續存儲8個字節后，緩沖器狀態標志bf置‘1’。將clr端輸入低電平，bf標志清‘0’，同時地址線a0～a2回到“000”狀態。寫控制器的仿真結果如圖6所示。
給TXD發送器的數據總線d0～d7輸入AAH，通過串行總線發送至接收設備。load端置‘0’，啟動發送。發送完成后，sf標志清‘0’。檢查接收設備的接收值，與發送數據完全匹配。TXD發送器的波形仿真結果如圖7所示。
4 結束語
本文詳細介紹了CPLD／FPGA多串口設計的內部構成，對各個模塊的工作原理和關鍵信號進行了分析，給出了EDA軟件仿真形波和測試結果。通過對FPGA／CPLD多串口的設計與實現，為嵌入式系統中串口的擴展提供了一定的幫助。
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