基于CPLD／FPGA的多串口設計與實現
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2．1．2 接收緩沖器內部結構
接收緩沖器內部由RXD接收器、地址及寫控制器和雙端口RAM構成，如圖3所示。本文引用地址：http://www.104case.com/article/191085.htm
1)RXD接收器
RXD接收器的作用是接收串行設備發送的數據。clk腳引入波特率時鐘后，程序首先檢測串行數據輸入腳rxd的電平，當檢測到rxd腳電平為‘0’即串行數據的開始信號后，接收器開始接收數據。連續接收8位數據后，接收到的數據將被送至d0～d7端，同時reg_flag端產生一個負脈沖信號，觸發寫控制器的ad_cnt端，寫控制器的地址線加‘1’并同時產生雙端口RAM的寫操作信號，完成接收數據的存儲。
接收時，clk時鐘為波特率的16倍，clk信號8分頻后即串行數據位的周期的中間位置檢測rxd腳電平狀態，以保證串行數據準確地接收，累計計數至16分頻時完成一位數據的接收。連續接收8位數據后，并判斷第9位狀態為‘1’時(停止位)，完成一個字節的接收。RXD接收器的程序如下：
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