在便攜式應(yīng)用中，利用零功耗CPLD來(lái)降低系統(tǒng)總成本

3. 通用I/O引腳擴(kuò)展

I/O是 input/output的縮寫(xiě)，即輸入輸出端口。每個(gè)設(shè)備都會(huì)有一個(gè)專(zhuān)用的I/O地址，用來(lái)處理自己的輸入輸出信息。CPU與外部設(shè)備、存儲(chǔ)器的連接和數(shù)據(jù)交換都需要通過(guò)接口設(shè)備來(lái)實(shí)現(xiàn)，前者被稱(chēng)為I/O接口，而后者則被稱(chēng)為存儲(chǔ)器接口。存儲(chǔ)器通常在CPU的同步控制下工作，接口電路比較簡(jiǎn)單；而I/O設(shè)備品種繁多，其相應(yīng)的接口電路也各不相同，因此，習(xí)慣上說(shuō)到接口只是指I/O接口。

在很多情況下，CPLD是微控制器、ASSP和ASIC優(yōu)異的輔助器件。例如，在一個(gè)常見(jiàn)的通用I/O（GPIO）引腳擴(kuò)展應(yīng)用中，設(shè)計(jì)人員可以把小型低成本微控制器的可編程能力和CPLD的GPIO資源結(jié)合起來(lái)。CPLD構(gòu)建一組內(nèi)部寄存器，微控制器通過(guò)I2C或SPI等串口來(lái)訪(fǎng)問(wèn)這些寄存器（圖3），這使得微控制器能夠利用現(xiàn)有的串口來(lái)擴(kuò)展其I/O總數(shù)。CPLD擴(kuò)展I/O也可以用于實(shí)現(xiàn)電壓轉(zhuǎn)換，從而提高了CPLD的實(shí)用性。

圖3：GPIO引腳擴(kuò)展。

雖然上述例子采用的是微控制器，但同樣也適用于采用ASSP和ASIC的情況。例如，很多設(shè)計(jì)人員發(fā)現(xiàn)用小規(guī)模ASIC通過(guò)串口來(lái)驅(qū)動(dòng)CPLD這種方案的成本要比具有相同I/O能力的大規(guī)模ASIC方案低得多。

過(guò)去，人們認(rèn)為“可編程邏輯”并不意味著“低功耗”。不過(guò)，零功耗CPLD的出現(xiàn)改變了這一觀(guān)點(diǎn)，這一技術(shù)使得低功耗電子產(chǎn)品設(shè)計(jì)人員能夠充分利用可編程邏輯的諸多優(yōu)勢(shì)。現(xiàn)在，除了具備CPLD在一般應(yīng)用中已得到認(rèn)可的杰出性能外，零功耗CPLD還能夠降低便攜式產(chǎn)品的總功耗。

4. 接口橋接

橋接（Bridging），是指依據(jù)OSI網(wǎng)絡(luò)模型的鏈路層的地址，對(duì)網(wǎng)絡(luò)數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)的過(guò)程。 是工作在osi的第二層的。一般的交換機(jī)，網(wǎng)橋就有橋接作用。就交換機(jī)來(lái)說(shuō)，本身有一個(gè)端口與mac的映射表，通過(guò)這些，隔離了沖突域（collision）。 簡(jiǎn)單的說(shuō)就是通過(guò)網(wǎng)橋可以把兩個(gè)不同的物理局域網(wǎng)連接起來(lái)，是一種在鏈路層實(shí)現(xiàn)局域網(wǎng)互連的存儲(chǔ)轉(zhuǎn)發(fā)設(shè)備。網(wǎng)橋從一個(gè)局域網(wǎng)接收MAC幀，拆封、校對(duì)、校驗(yàn)之后 ,按另一個(gè)局域網(wǎng)的格式重新組裝，發(fā)往它的物理層。

便攜式應(yīng)用設(shè)計(jì)人員經(jīng)常需要連接具有不同I/O接口的器件。這一功能被稱(chēng)為橋接，因?yàn)镃PLD被用來(lái)構(gòu)成不同接口之間的“橋”。圖4所示為采用CPLD來(lái)橋接兩種不同的串口：I2C和SPI。該設(shè)計(jì)可以在Altera MAX IIZ EPM240Z CPLD中實(shí)現(xiàn)，使用約43％的可用邏輯和6個(gè)I/O引腳。

圖4：利用MAX IIZ CPLD橋接I2C與SPI。

圖5所示為一個(gè)主處理器與SPI主機(jī)的接口，這是一個(gè)利用CPLD來(lái)實(shí)現(xiàn)串并轉(zhuǎn)換接口的實(shí)例。這個(gè)例子創(chuàng)建了一個(gè)主處理器總線(xiàn)接口和一個(gè)完整的SPI主機(jī)，可以在MAX IIZ EPM240Z CPLD中實(shí)現(xiàn)，占用約30％的可用邏輯和25個(gè)I/O引腳。

在圖6中，CPLD被用于橋接兩種不同的并口。這一設(shè)計(jì)實(shí)例實(shí)現(xiàn)了PXA310主處理器總線(xiàn)與Compact FLASH+器件的接口，可采用MAX IIZ EPM240Z CPLD實(shí)現(xiàn)，使用約17％的可用邏輯及59個(gè)I/O引腳。

6.降低功耗的應(yīng)用

上述應(yīng)用展示了利用低功耗CPLD來(lái)實(shí)現(xiàn)便攜式應(yīng)用中的多種常見(jiàn)功能。下一組應(yīng)用將介紹利用零功耗CPLD的獨(dú)特功能來(lái)降低便攜式應(yīng)用功耗的途徑。

圖5：利用MAX IIZ CPLD實(shí)現(xiàn)主處理器至SPI接口。