針對FPGA內缺陷成團的電路可靠性設計研究
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每種冗余容錯方式，在FPGA的矩形(含正方形) 芯片內實現時，可以選擇不同的布局方案。應用本章提出的策略，針對常用的幾種冗余容錯方式，從可靠性角度提出了最佳的一個布局方案。
圖5(a)是單模塊單備份容錯形式。按圖5(b)所示，將主、備份電路沿芯片對角線布置，可以獲得最低的失效率。切換電路布置在與主、備份電路距離相同的位置上，保證切換電路的兩路輸入信號時延基本相同。主、備份電路的輸入分別從就近的芯片引腳輸入，避免占用內部大量的互連資源。兩引腳再通過PCB板上的印制線相連。
圖5 單模塊單備份容錯形式布局
布局、時延與資源利用率
依據本章提出的策略進行布局，冗余容錯模塊之間存在較大的空間，在這空間里可以布置其他功能電路。但是冗余容錯模塊之間的長距離信號連接需要消耗FPGA內有限的連線資源，往往由于連線資源消耗殆盡，無法繼續布置其他的功能電路，從而降低了芯片邏輯資源的利用率。因此，冗余容錯模塊可靠性的提升也是以犧牲資源為代價的。解決這一問題的一個有效辦法是利用FPGA豐富的輸入輸出管腳資源，將片內的長線連接改為片外PCB板印制導線的連接。
無論是片內的還是片外的長線連接，都勢必引起較大的信號時延，這會限制電路的最高工作頻率，但隨著FPGA性能的不斷改善，信號時延問題會逐步緩解。
結束語
基本FPGA的片內冗余容錯將會是提高微小衛星可靠性的重要手段。隨著FPGA規模的增大和集成密度的提高，內部缺陷發生的概率也在增大，因此研究缺陷成團性對片內冗余容錯的影響，具有較重要的工程價值。后續工作需要研究缺陷成團對一些常用片內冗余容錯方式如TMR的影響，提出相應的應對策略。在此基礎上再進一步探討在電子設計自動化環境下，高效實現應對缺陷成團性策略的方法。
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