針對FPGA內缺陷成團的電路可靠性設計研究

參數u反映了IC 內部缺陷成團性的強弱，稱為模型的成團因子。u 越大，缺陷成團性越弱;u 越小，缺陷成團性越強。

進一步分析表達式(5)、(6)，對于任意的u>0 ，由于

所以有

。

缺陷成團時片內冗余容錯電路的無故障概率和失效率比缺陷均勻分布時的都要高。缺陷成團性增大了冗余容錯電路的失效率，削弱了冗余容錯的可靠性增長功效。

多項式

，其值隨參數u增大而增大，因此失效率Qn隨參數u增大而減小，并且在u=0時取得最大值。成團因子u越大，冗余容錯電路的失效率越低、可靠性就越高。這一結論對冗余容錯電路可靠性設計具有重要指導意義。

成團因子

缺陷成團性強弱可以理解為缺陷相關性的強弱。缺陷成團性越強，缺陷相關性就越強，成團因子越小，反之亦然。若應用式(4)分析一個冗余容錯電路，則成團因子反映的是冗余容錯電。路內缺陷的平均相關度缺陷團面積是個隨機值，當冗余容錯電路面積小于最小缺陷團面積時，相應成團因子的值只取決于缺陷團內缺陷相關性的強弱，與冗余容錯電路面積無關;當冗余容錯電路面積大于最大缺陷團面積時，此時成團因子不僅受缺陷成團性強弱的影響，而且隨冗余容錯電路面積的變化而變化。

圖2 　成團因子α與冗余容錯電路面積的關系

IC成品率預計常用到負二項式分布模型，此模型中的參數α是模型的成團因子。Stapper采用回歸分析法分析驗證成團因子α，得出成團因子與冗余容錯電路面積的關系，如圖2所示。曲線中的OA水平直線段表示α維持不變，對應冗余容錯電路面積小于所有缺陷團面積的情況;曲線中的BC直線段表明α與冗余容錯電路塊面積成正比，對應冗余容錯電路面積大于所有缺陷團面積的情況; 曲線中的AB曲線段表明α隨冗余容錯電路面積增大而呈現非線性增長，此時冗余容錯電路面積介于最小缺陷團面積和最大缺陷團面積之間。

在沒有缺陷團面積數據時，一般假定FPGA內缺陷團面積小至邏輯塊，大至整個芯片，并且在這范圍內連續分布。此時圖2中的點A、B分別趨近點O、C，在曲線整個范圍內，成團因子隨冗余容錯電路塊面積增大而呈非線性增長。

實驗數據表明，在冗余容錯電路面積小于所有缺陷團面積時，成團成子u維持不變。成團因子α和u物理意義相同，遵循相似的變化規律。

缺陷成團時提高冗余容錯電路可靠性的策略

冗余容錯電路的主份和備份電路布局于FPGA芯片內。當FPGA內缺陷成團時，可以通過調整布局，增大主、備份電路的幾何距離，降低冗余容錯電路的失效率。

分析表明，在缺陷成團時，冗余容錯電路的失效率取決于所對應成團因子的大小。成團因子決定于冗余容錯電路的等效面積。冗余容錯電路的等效面積等于涵蓋整個冗余容錯電路的最小面積，如圖3所示。增大主、備份電路的幾何距率，就是增大冗余容錯電路的等效面積，從而增大對應成團因子的值。增大成團因子，就能降低冗余容錯電路的失效率，提高其可靠性。

圖3 冗余容錯電路布局示意圖