基于CPCI總線的智能A／D，D／A模塊設計

1 設計原理
如圖1硬件結構框圖所示，該模塊采用TI公司高性能CPU器件TMS320VC33為核心。模塊通過PCI9052芯片與CPCI總線連接，PCI9052的本地總線的信號連接到雙口RAM的一端。雙口RAM的另一端通過電平緩沖器連接DSP。

DSP核心電路包括DSP芯片TMS320VC33、數據RAM CY7C1041VC33、程序FLASH芯片SST39VF800A組成；DSP的地址、數據、控制總線通過電平緩沖器件連接雙口RAM、A／D芯片、D／A芯片、CPLD。DSP通過雙口RAM芯片與主控計算機進行數據交換；A／D芯片的初始化以及讀寫操作也由DSP負責完成；DSP控制D／A芯片輸出模擬信號；CPLD內部主要實現組合邏輯功能，將DSP輸入的控制信號譯碼，然后輸出給雙口RAM以及A／D，D／A等功能芯片使用。
雙口RAM芯片是實現智能板的重要組成，由于DSP與主控計算機的地址空間資源是分別進行獨立分配的，無法直接進行互相訪問，在兩者之間需要一個數據緩沖，雙口RAM的特點使其可以滿足這個要求。

2 實現方法
2．1 主要原器件選擇
在該設計中采用成熟技術，選用常用、可靠的控制芯片，結合一些常用的外圍電路和專用電路實現全部的功能。即選擇PC19052作為接口芯片，利用該芯片實現PCI總線從接口邏輯。
選擇TMS320VC33作為板載處理芯片，該芯片是TI公司推出的專門用于實現浮點運算的高性能DSP，數據處理能力強，并且包含豐富的外圍電路擴展接口。
為了實現模塊上的電平轉換功能，選擇應用比較廣泛SN74ALVC164245DL作為電平轉換緩沖芯片。
2．2 PCI9052與雙口RAM硬件接口實現
如圖3所示PCI9052與雙口RAM連接的本地總線信號包括地址、數據、控制信號3個部分。地址總線寬度為12位，數據總線寬度為16位，因此尋址空間為2 KB的16 b地址空間。控制信號包括讀寫控制信號和外設準備完成信號，當雙口RAM將外設準備完成信號拉低后，主機就可以通過輸出讀寫控制信號對雙口RAM進行讀寫的操作。

2．3 DSP設計核心電路設計
DSP是整個設計核心，DSP核心電路由DSP芯片、FLASH和RAM三個部分組成。DSP通過雙口RAM與處理計算機交換數據。
如圖3所示，DSP核心電路設計如下所述。DSP的電源包括核心工作電壓1．8 V與I／O電壓3．3 V兩種，分別由板上電源模塊提供。時鐘信號由外接晶振提供。復位信號由CPLD提供，由于DSP的I／O電壓為3．3 V，在與I／O電平標準為+5 V的信號連接時需要進行3．3～5 V之間的電平轉換。中斷信號同樣通過電平轉換器件連接到CPLD。地址和數據總線根據實際設計的需要連接功能器件。JTAG接口連接到模塊的一個標準的雙列14腳直插連接器上。Page0～3信號通過電平轉換器件連接到CPLD。