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臺積電3nm更新：N3P量產(chǎn)，N3X步入正軌
- 臺積電在其 2025 年北美技術(shù)研討會上透露，該公司按計劃于 2024 年第四季度開始采用其性能增強(qiáng)型 N3P（第 3 代 3nm 級）工藝技術(shù)生產(chǎn)芯片。N3P 是 N3E 的后續(xù)產(chǎn)品，面向需要增強(qiáng)性能同時保留 3nm 級 IP 的客戶端和數(shù)據(jù)中心應(yīng)用程序。該技術(shù)將在今年下半年由 N3X 接替。TSMC 的 N3P 是 N3E 的光學(xué)縮小版，它保留了設(shè)計規(guī)則和 IP 兼容性，同時在相同漏電流下提供 5% 的性能提升，或在相同頻率下提供 5% –
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創(chuàng)意推全球首款HBM4 IP 于臺積電N3P制程成功投片
- 創(chuàng)意2日宣布，自主研發(fā)的HBM4控制器與PHY IP完成投片，采用臺積電最先進(jìn)N3P制程技術(shù)，并結(jié)合CoWoS-R先進(jìn)封裝，成為業(yè)界首個實現(xiàn)12 Gbps數(shù)據(jù)傳輸速率之HBM4解決方案，為AI與高效能運(yùn)算（HPC）應(yīng)用樹立全新里程碑。HBM4 IP以創(chuàng)新中間層（Interposer）布局設(shè)計優(yōu)化信號完整性（SI）與電源完整性（PI），確保在CoWoS系列封裝技術(shù)下穩(wěn)定運(yùn)行于高速模式。 創(chuàng)意指出，相較前代HBM3，HBM4 PHY（實體層）效能顯著提升，帶寬提升2.5倍，滿足巨量數(shù)據(jù)傳輸需求、功耗效率提升1
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高通驍龍 8 至尊版 2 芯片曝料：單核破 4000 分，多核提升超 20%
- 11 月 12 日消息，消息源 Jukanlosreve 昨日（11 月 11 日）在 X 平臺發(fā)布推文，曝料稱高通第二代驍龍 8 至尊版芯片在 GeekBench 6 單核成績突破 4000 分，多核性能比初代驍龍 8 至尊版提升 20%。援引消息源信息，高通第二代驍龍 8 至尊版芯片（高通驍龍 8Gen 5）將混合使用三星的 SF2 代工和臺積電的 N3P 工藝。消息源還透露高通第二代驍龍 8 至尊版芯片和聯(lián)發(fā)科天璣 9500 芯片均支持可擴(kuò)展矩陣擴(kuò)展（Scalable Matrix Extensio
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臺積電 3nm 工藝步入正軌，2024 下半年將如期投產(chǎn) N3P 節(jié)點
- IT之家 5 月 17 日消息，臺積電近日舉辦技術(shù)研討會，表示其 3nm 工藝節(jié)點已步入正軌，N3P 節(jié)點將于 2024 年下半年投入量產(chǎn)。N3P 基于 N3E 工藝節(jié)點，進(jìn)一步提高能效和晶體管密度。臺積電表示 N3E 節(jié)點良率進(jìn)一步提高，已經(jīng)媲美成熟的 5nm 工藝。IT之家查詢相關(guān)報道，臺積電高管表示 N3P 工藝目前已經(jīng)完成質(zhì)量驗證，其良品率可以接近于 N3E。作為一種光學(xué)微縮工藝，N3P 在 IP 模塊、設(shè)計規(guī)則、EDA 工具和方法方面兼容 N3E，因此臺積電表示整個過渡過程非常順利。N
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