基于折疊結(jié)構(gòu)的半帶濾波器的設(shè)計

　　本設(shè)計采用Verilog語言編寫，所采用的芯片是Xilinx公司的xc4vsx35 - 10ff668，用ISE10. 1和Modelsim進(jìn)行仿真驗(yàn)證。仿真結(jié)果、綜合報告圖如圖3、圖4所示。從圖3我們可以看出采用折疊技術(shù)的半帶濾波器，其系數(shù)的產(chǎn)生以及最終濾波器的輸出完全正確，完全滿足我們的設(shè)計要求。

　　傳統(tǒng)的直接型半帶濾波器的設(shè)計單單濾波過程，不包括系數(shù)的產(chǎn)生和抽取過程，需要10個D觸發(fā)器、7個乘法器、6個加法器，而轉(zhuǎn)置型半帶濾波器則需要10個D 觸發(fā)器、4 個乘法器、7 個加法器。

　　然而從圖4我們可以看到整個半帶濾波器耗費(fèi)的資源相當(dāng)?shù)纳伲偣灿昧?3 個加法器， 16 個寄存器。而由此可見采用折疊結(jié)構(gòu)實(shí)現(xiàn)半帶濾波器的設(shè)計能夠大大減少資源的耗費(fèi)，而且整個過程沒有用到乘法器只是用到少量的加法器和寄存器，減少了大量的乘法帶來的額外的面積和功耗。同時本設(shè)計還經(jīng)過硬件電路的驗(yàn)證，工作正常穩(wěn)定，符合設(shè)計要求。

圖3　基于折疊結(jié)構(gòu)的11階半帶濾波器仿真圖

圖4　基于折疊結(jié)構(gòu)的11階半帶濾波器綜合報告圖

　　4　結(jié)論

　　本文以11階半帶濾波器的設(shè)計為例，介紹了折疊技術(shù)在半帶濾波器上的應(yīng)用。與傳統(tǒng)的設(shè)計相比其有很大的優(yōu)越性和突破，單一時鐘控制，并且設(shè)計過程當(dāng)中沒用到乘法器，大大減少了硬件資源，同時也使設(shè)計面積和功耗大為減少，穩(wěn)定性高！