亞穩態的錯誤率問題分析

如圖3.30所示，采用ACTEL ACT-1門陣列實現的電路，當輸入電壓變化時，其輸出產生脈沖的概率有多大？簡單應用同步邏輯理論，它永遠也不會發生。但現在我們會更好地理解這個問題了。

首先檢查最壞情況下建立時間：

TPD=9.3NS（時鐘到Q1，建立時間很好）
TPD=9.3NS（反相器-異或門之和）
TSU=5.5NS/23.6NS（D2的建立時間）

任何小于42MHZ的時鐘（23.6NS）都能滿足傳播時間和建立時間。Y1和Y2始終匹配，輸出Q4永遠也不會變成高電平。

電路唯一發生錯誤的可能是亞穩態使得Q1轉換推遲，錯過了D2的建立時間窗口（因為經G1和G2的傳播延時），但Q1并沒有錯過D3。

如果實際時鐘F的速率小于42MHZ，我們可以算出Q1不錯過D2建立時間窗口的嚴穩態延時預算。允許額外分配給亞穩態的為：

這個TR延時稱為允許的判決時間。

Q1需要比TR更長的時間來達到穩定，這個亞穩態窗口是：

落在正負TW內，且在總的周期時間1/F之外的概率是：

ACTEL在1989年出版的“ACT-1 FANILY GATE ARRAYS PRODUCT GUIDE”列出了常數C和K。這里我們對兩個進行調整，使之符合我們的單位體系：HZ和S。

以小時為單位的平均失效間隔時間，可以通過失效概率和輸入信號的轉換率R來計算得到。因為亞穩態僅僅在輸入信號變化時發生，如果輸入信號變化較快，則失效的概率也較大。

其中，MPBF=平均失效間隔時間，H
R=輸入信號轉換率真，HZ
PROB（失效）=在任意單個輸入信號轉換時的失效概率

圖3.31給出了MTBF與頻率的關系圖，這個圖假定輸入信號的轉換頻率時鐘頻率的1/10。在35MHZ時，失效概率是4*10的負12次方。如果電路每秒處理350萬次輸入，則每19小時發生一次失效。