一種帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計(jì)
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2 仿真結(jié)果
采用SMIC 0．25μm CMOS工藝模型，在Cadence環(huán)境下對(duì)電路進(jìn)行Spectre仿真，2．5 V單電源供電，模擬結(jié)果顯示：運(yùn)放的直流增益為124 dB，單位增益帶寬為720 MHz，相位裕度64°CMRR高達(dá)153dB。本文引用地址：http://www.104case.com/article/186166.htm
運(yùn)放的瞬態(tài)建立特性如圖9所示，于輸入端2μs處加2．5 V的階躍響應(yīng)，由輸出波形測(cè)得轉(zhuǎn)換速率885 V／μs；達(dá)到0．1％的穩(wěn)定精度的建立時(shí)間為4ns。
圖10是運(yùn)算放大器的版圖，通過(guò)了DRC與LVS驗(yàn)證，結(jié)果顯示性能良好。
3 結(jié)論
文中提出了一種可用于高速Pipelined ADC中的前置放大器，結(jié)合開(kāi)關(guān)電容共模反饋與三支路共源共柵基準(zhǔn)電流源等技術(shù)，詳細(xì)分析了增益提高技術(shù)的設(shè)計(jì)原理、弊端及改進(jìn)方法，實(shí)現(xiàn)了一個(gè)全差分帶增益提升級(jí)的折疊式CMOS運(yùn)算放大器。仿真結(jié)果表明：該運(yùn)放的直流增益達(dá)到124 dB，單位增益帶寬720 MHz，達(dá)刮0．1％精度建立時(shí)間為4 ns，轉(zhuǎn)換速率高達(dá)885 V／μs。性能良好，滿足系統(tǒng)設(shè)計(jì)要求。
評(píng)論