高階QAM調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)

　　對(duì)于本系統(tǒng)，碼元速率為25.92 Mbaud，滾降系數(shù)選取為0.5，抽頭個(gè)數(shù)取N=16，抽頭系數(shù)精度取10 b，輸入數(shù)據(jù)為4 b，輸出精度取9 b。仿真結(jié)果如圖2所示。

　　從圖2可以看出：碼元速率為25.92 Mbaud的基帶信號(hào)經(jīng)成形濾波后，頻譜被限制在20 MHz范圍內(nèi)。

　　3.2 正交調(diào)制器的設(shè)計(jì)

　　本實(shí)驗(yàn)裝置主要由波形產(chǎn)生電路以及正交調(diào)制電路兩個(gè)模塊組成。硬件方面主要使用了單片機(jī)和FPGA兩種可編程的器件聯(lián)合實(shí)現(xiàn)的，單片機(jī)處理開(kāi)關(guān)掃描和顯示電路，F(xiàn)PGA實(shí)現(xiàn)波形產(chǎn)生與輸出選擇，具有很大的靈活性和開(kāi)放性。

　　本實(shí)驗(yàn)裝置的單片機(jī)選用的是Atmel公司的單片機(jī)AT89C55WD，單片機(jī)的數(shù)據(jù)地址復(fù)用口P0全部與FPGA相連，此外地址的高三位線也與FPGA相連，這主要是為了讓FPGA承擔(dān)為單片機(jī)地址譯碼選通外設(shè)的作用。單片機(jī)的WR、RD和ALE也與FPGA相連，這是為了保證單片機(jī)與FPGA的通信時(shí)的時(shí)序問(wèn)題。單片機(jī)的IO口P1口的8個(gè)I/O口全部接到開(kāi)關(guān)上，使用獨(dú)立式按鍵結(jié)構(gòu)中的查詢方式。按鍵輸入低電平有效，上拉電阻保證按鍵斷開(kāi)時(shí)，I/O口為高電平?！?p>　　本實(shí)驗(yàn)裝置使用四只數(shù)碼管作為顯示，選用共陰電路。因單片機(jī)的I/O口有限，故使用串行移位寄存器74HC595串行連接以控制顯示器的顯示輸出。在單片機(jī)只需要用三個(gè)I/O口分別與74HC595的14（SER）腳，11（SRCLK）腳和12（RCLK）腳。鑒于篇幅限制，只畫(huà)了兩片74HC595和LED，實(shí)現(xiàn)電路中是四片（74HC595的工作時(shí)序以及工作狀態(tài)參見(jiàn)相關(guān)資料）。

　　經(jīng)成形濾波后的兩路基帶信號(hào)分別對(duì)DDS（DirectDigital Synthesizer）產(chǎn)生的兩路正交的載波進(jìn)行調(diào)制，然后進(jìn)行矢量相加形成調(diào)制信號(hào)輸出。

　　DDS的基本原理是利用采樣定理，利用查找表法產(chǎn)生波形。相位累加器是DDS系統(tǒng)的核心部分，每來(lái)一個(gè)時(shí)鐘脈沖，累加器將頻率控制字M與相位寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至相位寄存器的數(shù)據(jù)輸入端；相位寄存器將累加器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到累加器的輸入端，以使累加器在下一個(gè)時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加。當(dāng)累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期就是DDS合成信號(hào)的一個(gè)頻率周期，累加器的溢出頻率就是DDS輸出的信號(hào)頻率。

　　用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。ROM設(shè)計(jì)的關(guān)鍵問(wèn)題是進(jìn)行初始化，就是將正弦波的二進(jìn)制幅度碼按一定的格式輸入到存儲(chǔ)器初始化（。mif）文件，此文件可以C語(yǔ)言或者M(jìn)atlab語(yǔ)言程序生成。