高階QAM調制器的設計與實現

　　對于本系統，碼元速率為25.92 Mbaud，滾降系數選取為0.5，抽頭個數取N=16，抽頭系數精度取10 b，輸入數據為4 b，輸出精度取9 b。仿真結果如圖2所示。

　　從圖2可以看出：碼元速率為25.92 Mbaud的基帶信號經成形濾波后，頻譜被限制在20 MHz范圍內。

　　3.2 正交調制器的設計

　　本實驗裝置主要由波形產生電路以及正交調制電路兩個模塊組成。硬件方面主要使用了單片機和FPGA兩種可編程的器件聯合實現的，單片機處理開關掃描和顯示電路，FPGA實現波形產生與輸出選擇，具有很大的靈活性和開放性。

　　本實驗裝置的單片機選用的是Atmel公司的單片機AT89C55WD，單片機的數據地址復用口P0全部與FPGA相連，此外地址的高三位線也與FPGA相連，這主要是為了讓FPGA承擔為單片機地址譯碼選通外設的作用。單片機的WR、RD和ALE也與FPGA相連，這是為了保證單片機與FPGA的通信時的時序問題。單片機的IO口P1口的8個I/O口全部接到開關上，使用獨立式按鍵結構中的查詢方式。按鍵輸入低電平有效，上拉電阻保證按鍵斷開時，I/O口為高電平。　

　　本實驗裝置使用四只數碼管作為顯示，選用共陰電路。因單片機的I/O口有限，故使用串行移位寄存器74HC595串行連接以控制顯示器的顯示輸出。在單片機只需要用三個I/O口分別與74HC595的14（SER）腳，11（SRCLK）腳和12（RCLK）腳。鑒于篇幅限制，只畫了兩片74HC595和LED，實現電路中是四片（74HC595的工作時序以及工作狀態參見相關資料）。

　　經成形濾波后的兩路基帶信號分別對DDS（DirectDigital Synthesizer）產生的兩路正交的載波進行調制，然后進行矢量相加形成調制信號輸出。

　　DDS的基本原理是利用采樣定理，利用查找表法產生波形。相位累加器是DDS系統的核心部分，每來一個時鐘脈沖，累加器將頻率控制字M與相位寄存器輸出的累加相位數據相加，把相加后的結果送至相位寄存器的數據輸入端；相位寄存器將累加器在上一個時鐘作用后所產生的新相位數據反饋到累加器的輸入端，以使累加器在下一個時鐘的作用下繼續與頻率控制數據相加。當累加器累加滿量時就會產生一次溢出，完成一個周期性的動作，這個周期就是DDS合成信號的一個頻率周期，累加器的溢出頻率就是DDS輸出的信號頻率。

　　用相位累加器輸出的數據作為波形存儲器（ROM）的相位取樣地址，這樣就可以把存儲在波形存儲器內的波形抽樣值經查找表查出，完成相位到幅值轉換。ROM設計的關鍵問題是進行初始化，就是將正弦波的二進制幅度碼按一定的格式輸入到存儲器初始化（。mif）文件，此文件可以C語言或者Matlab語言程序生成。