基于FPGA的數字磁通門傳感器系統設計和實現
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系統工作時，在激勵信號的驅動下，磁通門探頭的感應線圈感應環境磁場大小，產生磁通門信號，經隔直濾波后通過高速ADC芯片轉換成串行數據送FPGA的處理。在FPGA中，ADC芯片采集到的串行數據先轉換成并行數據，然后通過相敏整流、低通濾波后得到直流信號。低通濾波的結果積分放大后經D／A接口轉換成串行數據送高速DAC芯片轉換成模擬信號，經反饋電阻反饋到磁通門探頭的補償線圈(即感應線圈)，抵消環境磁場。
由于采用閉環結構，前向通道上積分放大環節的增益可視作無窮大，根據自動控制原理，整個系統是無差系統，傳感器探頭實際上工作在“零場”條件下，反饋電流產生的磁場和環境磁場大小相的方向相反，D／A的前端信號，即積分放大環節的輸出反映被測磁場的大小。整個系統的信號梯度主要取決于反饋系數的大小，具有良好的線性度。
2 磁通門信號的特點和處理方法
磁通門系統的核心是信號處理電路。
磁通門傳感器探頭輸出的偶次諧波(以二次為主)是有用的磁通門信號，而其他頻率的信號都是有害噪聲。在實際應用中，通常采用“相敏整流-低通濾波”方法處理磁通門信號。首先用相敏整流進行頻譜的調整，通過采用與二次諧波同頻率的方波基準乘傳感器探頭的輸出，將二次諧波磁通門信號轉換為直流分量，然后用低通濾波濾除其他頻率分量，得到反映被測磁場大小的直流量。
低通濾波器輸出是相敏整流結果的直流分量，與磁通門傳感器探頭輸出的二次諧波的幅值線性相關，反映被測磁場大小。
3 硬件電路設計
在該設計中，FPGA芯片選用Altera公司CYCLONEⅡ系列的EP2C35F626C5，工作速度快，可定義引腳豐富，邏輯單元數量可觀，性價比高。FPGA的工作時鐘為50 MHz。
磁通門激勵起到驅動傳感器工作的作用，由D／A模塊轉換FPGA輸出的正弦數字信號產生；本設計中，激勵頻率為3．051 kHz，是FPGA工作時鐘的64×256分頻，速度相對較低，且精度要求不高，故DAC采用12位并口DA1210芯片。
在閉環系統的前向通道中，A／D模塊是偏差檢測環節，對傳感器探頭輸出進行采樣。該設計中，二次諧波一個周期采樣128個點，即ADC采樣頻率是探頭輸出二次諧波頻率的128倍，也就是781．25 kHz。采用AD7980芯片作為A／D轉換器，該芯片具有16位精度，轉換速度高達1 MSPS，可以滿足要求。
在反饋回路中，D／A模塊作為低頻補償環節，需要具有較高的精度，而轉換速率可以較低；該設計采用DA8552芯片，具有16位精度和100 KSPS的轉換速率。
4 FPGA內部電路設計
4．1 A／D接口和D／A接口
由于前向通道的ADC芯片、反饋回路的DAC芯片都采用串口通信，因此設計了專用的A／D接口和D／A接口，實現了A／D輸入和D／A輸出的串并／并串轉換。
4．2 正弦激勵發生
正弦激勵發生采用查表的方式實現。用12×256b的ROM存一幅12位正弦波表，以FPGA時鐘頻率的1／64，即781．25kHz掃描，產生3．051 kHz的12位數字正弦信號。
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