基于FIFO的DDC與DSP高速數(shù)據(jù)傳輸實現(xiàn)

軟件無線電數(shù)字中頻接收機(jī)通常采用可編程數(shù)字下變頻器DDC和DSP的實現(xiàn)方案。中頻模擬信號通過A/D數(shù)字化，送入DDC混頻、抽取濾波處理，DSP接收到的是DDC輸出的低速零中頻信號，其后的解調(diào)、譯碼、信號識別等算法都可以用DSP來實現(xiàn)。
1 系統(tǒng)器件的選用
　　高速DSP具有精度高、靈活性大，可以采用多種性能優(yōu)良的數(shù)字信號處理算法，其強(qiáng)大的數(shù)據(jù)處理能力適用于高速、重復(fù)性和數(shù)值運(yùn)算密集型的實時處理。本設(shè)計選用TI公司的TMS320C6201 DSP，其時鐘頻率200MHz、最高1 600MIPS的數(shù)據(jù)處理能力，可以滿足軟件無線電的零中頻信號處理要求。
　　由于ADC的高數(shù)據(jù)率輸出，用DSP進(jìn)行實時處理會有很大壓力。在DSP進(jìn)行運(yùn)算之前，需要進(jìn)行數(shù)字下變頻以降低數(shù)據(jù)率。設(shè)計選用Harris公司的HSP50214B數(shù)字下變頻器件， HSP50214B輸入數(shù)據(jù)為14位，最大輸入速率為65MS/s，支持偏移碼和2的補(bǔ)碼兩種輸入格式。最大抽取因子為2，具備多種輸出格式，包括I/Q通道數(shù)據(jù)、幅度、相位和頻率輸出等，能夠直接解調(diào)AM、FM和QASK等信號，內(nèi)部有256個控制字，用戶可以由此設(shè)置載波中心頻率、抽取因子、輸出格式與方式等參數(shù)。內(nèi)部結(jié)構(gòu)如圖1所示。

HSP50214B的輸出方式有三種模式：直接并行輸出、緩沖模式輸出和串行輸出。本設(shè)計HSP50214B采用并行直接輸出模式，此模式下，HSP50214B輸出兩組16位的實時數(shù)據(jù)：AOUT(15:0)和BOUT(15:0)，AOUT端口可以輸出數(shù)據(jù)I、幅度和頻率。BOUT端口可以輸出數(shù)據(jù)Q、相位和幅度。
2 FIFO雙向接口設(shè)計
　　工作過程：ADC輸出的14bit中頻信號經(jīng)鎖存器輸入到HSP50214B，在HSP50214B中經(jīng)程控的NCO驅(qū)動混頻器后，混頻得到更低的中頻信號或零中頻信號，該信號經(jīng)積分梳狀濾波器(CIC)和有限沖激響應(yīng)濾波器(FIR)抽取濾波，最后將得到的信號以所需格式輸出送DSP處理。
　　如果DDC直接與DSP的外部存儲器接口（EMIF）連接傳輸數(shù)據(jù)，由于DSP需擴(kuò)展外部存儲器，與采樣數(shù)據(jù)輸入共用僅有的一條外部總線，CPU要進(jìn)行外部存儲器的訪問，不允許數(shù)據(jù)采集始終占用外部總線。另外，如果存儲控制系統(tǒng)不能及時接收數(shù)據(jù)，上次采樣的數(shù)據(jù)會馬上被下次的數(shù)據(jù)更新，造成數(shù)據(jù)丟失。因此DDC與DSP之間需采用高速緩存。
　　目前常用的緩存有FIFO、SRAM及雙口RAM等。雙口RAM和SRAM存儲量較大，但必須配以復(fù)雜的地址發(fā)生器。本設(shè)計只需要單向的數(shù)據(jù)傳輸，對于FIFO芯片，數(shù)據(jù)順序進(jìn)出，且允許數(shù)據(jù)以不同的速率寫入和讀出，外圍電路簡單，所以選用TI公司SN74ACT7804 FIFO作為數(shù)據(jù)緩存，在HSP50214B與DSP之間將兩片F(xiàn)IFO并列，分別緩存HSP50214B輸出的AOUT和BOUT兩路16bit的數(shù)據(jù)。
　　TI公司的SN74ACT7804是512×18bit的觸發(fā)式FIOF存儲器，單向數(shù)據(jù)傳輸，有空(/EMPTY)、滿(/FULL)、半滿(Half-Full)狀態(tài)標(biāo)志引腳，還有可編程的近滿/近空(Almost-FulL/Almost-Empty)狀態(tài)標(biāo)志，處理數(shù)據(jù)的速度可達(dá)到50MHz。
2.1 FIFO與DDC接口設(shè)計
　　在設(shè)計DDC與FIFO接口時，應(yīng)仔細(xì)考慮DDC及所選中間邏輯器件的時序和延時特性，以保證數(shù)據(jù)的有效傳輸。HSP50214B采用并行直接輸出模式，HSP50214B輸出兩組16位的數(shù)據(jù)：AOUT(15:0)和BOUT(15:0)，信號直接與兩FIFO低16位輸入數(shù)據(jù)線連接，F(xiàn)IFO輸入時鐘信號LDCK由HSP50214B的/DATARDY信號提供。當(dāng)HSP-50214B中的數(shù)據(jù)在并行數(shù)據(jù)總線上準(zhǔn)備輸出時，/DATARDY引腳會在PROCCLK時鐘的第一個下降沿產(chǎn)生一個下降沿的電平跳變，并會持續(xù)一個PROCCLK時鐘周期的低電平。同時，可用此低電平來控制并行輸出使能/OEAL、/OEAH、/OEBL和/OEBH。由于FIFO的信號輸入時鐘LDCK在上升沿時有效，所以需要將/DATARDY信號反向后供給。