基于ARM的可定制MCU可承擔(dān)FPGA的工作

　　定制MP功能塊的工作通常由客戶(hù)和合格的第三方設(shè)計(jì)公司共同完成。第一階段主要是開(kāi)發(fā)特殊應(yīng)用的硬件塊和相關(guān)的軟件驅(qū)動(dòng)程序。在絕大多數(shù)情況下，硬件塊編碼用的是Verilog RTL ，而軟件開(kāi)發(fā)用的是C、 C++ 或ARM匯編語(yǔ)言。

　　已經(jīng)寫(xiě)入由MCU供應(yīng)商提供并針對(duì)MP Block RTL代碼開(kāi)發(fā)的模板中的功能塊的占位符(placeholder)實(shí)例化可以簡(jiǎn)化將特殊應(yīng)用功能塊集成到MP功能塊中去的工作。為AHB主/從設(shè)備和APB從設(shè)備提供有不同的模板。在某些功能塊中，DMA或PDC連接是預(yù)先編程好的。例如，一個(gè)帶有PDC連接的APB連接功能的HDL如下所示：

　　需要驗(yàn)證MP功能塊的RTL代碼與微控制器的固定端口之間的兼容性。然后再利用供應(yīng)商提供的特殊工藝目標(biāo)庫(kù)對(duì)RTL代碼進(jìn)行綜合，并對(duì)整個(gè)器件執(zhí)行功能仿真。

　　平臺(tái)的低級(jí)設(shè)備驅(qū)動(dòng)程序由MCU產(chǎn)商提供，而MP功能塊的驅(qū)動(dòng)程序則來(lái)自用戶(hù)或者第三方設(shè)計(jì)公司。這些驅(qū)動(dòng)程序再與編程MCU和外設(shè)/接口的應(yīng)用模塊集成在一起。如果需要操作系統(tǒng)，可以從有資質(zhì)的第三方獲得pre-ported版本并集成進(jìn)軟件包中。軟件包還需要利用業(yè)界標(biāo)準(zhǔn)的開(kāi)發(fā)工具進(jìn)行測(cè)試。當(dāng)然也可以在該階段進(jìn)行硬件/軟件的協(xié)同仿真。

　　仿真

　　設(shè)計(jì)流程的關(guān)鍵步驟是硬件和至少低層軟件的仿真。AT91CAP仿真板包括一個(gè)完全互補(bǔ)的存儲(chǔ)器、標(biāo)準(zhǔn)接口、網(wǎng)絡(luò)和可配置連接(圖4：AT91CAP仿真板)。

　　圖4：AT91CAP仿真板。

　　實(shí)際經(jīng)驗(yàn)證明，這種仿真步驟幾乎總能發(fā)現(xiàn)設(shè)備的硬件和/或軟件、或者設(shè)備硬件/軟件接口中的各種錯(cuò)誤。在這一階段對(duì)設(shè)備完整設(shè)計(jì)的校正和再測(cè)試能力是縮短設(shè)計(jì)時(shí)間和降低設(shè)計(jì)成本的主要因素，它能提高首次流片和軟件開(kāi)發(fā)成功的概率。額外的好處是最終設(shè)計(jì)的仿真版本可以用作未來(lái)設(shè)計(jì)反復(fù)的起點(diǎn)，從而大大節(jié)省設(shè)計(jì)工作量。

　　可定制MCU供應(yīng)商利用針對(duì)設(shè)備和MP塊的固定端口確立的底層規(guī)劃實(shí)施布局和布線。只需要對(duì)MP塊的金屬層進(jìn)行布局布線。后版圖仿真可以確保不違反時(shí)序約束。

　　該方案的優(yōu)點(diǎn)之一是設(shè)計(jì)團(tuán)隊(duì)無(wú)需等待設(shè)計(jì)原型就能完成軟件開(kāi)發(fā)。應(yīng)用軟件的開(kāi)發(fā)和測(cè)試可以和布局布線與原型制造同時(shí)進(jìn)行。一旦設(shè)備和軟件在目標(biāo)應(yīng)用中得到驗(yàn)證，客戶(hù)就可以基于滾動(dòng)預(yù)測(cè)正式地批準(zhǔn)產(chǎn)品的批量生產(chǎn)。因?yàn)檎莆罩瞻拙A的庫(kù)存，因此可以根據(jù)市場(chǎng)的需求隨時(shí)調(diào)整實(shí)際產(chǎn)量。

　　當(dāng)設(shè)備的批量需求滿(mǎn)足投資需求時(shí)，網(wǎng)表可以被重新映射到完全標(biāo)準(zhǔn)單元的設(shè)計(jì)，帶來(lái)的優(yōu)點(diǎn)是減小裸片尺寸，提高性能并降低功耗。

　　沒(méi)有ASIC NRE和設(shè)計(jì)周期的ASIC性?xún)r(jià)比

　　具有金屬可編程單元結(jié)構(gòu)的可定制微控制器可以幫助設(shè)計(jì)師將他們的定制IP集成到準(zhǔn)現(xiàn)成的解決方案中。它能提供全定制ASIC的成本、功耗和性能優(yōu)勢(shì)，而NRE和設(shè)計(jì)周期與現(xiàn)成的MCU+FPGA設(shè)計(jì)沒(méi)有太多的區(qū)別