新聞中心

        EEPW首頁 > 嵌入式系統 > 設計應用 > 基于閃存的大容量存儲陣列

        基于閃存的大容量存儲陣列

        作者: 時間:2012-04-26 來源:網絡 收藏

        器組緩沖區G0寫滿之后,同時啟動對該組內的10片Flash的數據傳輸然后進行編程,編程時間約為300 s。類似地,當器組緩沖區G1/G2/G3寫滿后,也按照相同的發送啟動對其組內的10片Flash的數據傳輸和編程。

        本文引用地址:http://www.104case.com/article/149176.htm

        e.JPG


        這種過程可以看出,對器組的寫入是順序和串行的,而對存儲器組的讀出是同時和并行的。利用存儲器組緩沖區的寫入和讀出速度之差,將輸入數據速率降低為20 MB·s-1,同時又不會丟失數據。按照上述設計,后續的數據也以存儲器組為單位,交替的被分配給4個存儲器組的Flash,并且完成對它的編程。數據緩存RAM組第一組與第二組各取一片的示意圖如圖5所示。

        4 調試問題及其解決方案
        4.1 行與數據不同步問題
        存儲板需要從控制板接收行信號和數據,其中行信號與數據是同步的傳輸的,但是在實際的存儲板接收數據采集的結果來看,行信號下的數據有時會丟失,有時會錯亂,情況不太確定。而存儲板與控制板的接口中,存儲板接收控制板發送的寫命令后,會在行信號的觸發下進行寫入操作,這種不確定性造成了整個Flash中數據的混亂。
        4.2 異步時鐘域數據同步的思想
        查閱資料后,發現這是屬于異步時鐘域同步問題中的同頻異相問題。行信號與數據在傳輸過程中由于路徑的不同,造成兩者相位出現了偏差。而且在編程初期,為程序簡單,在數據進行存儲板時,未在隨路時鐘的控制下進入FIFO緩存,由此造成數據與行的不同步。選取的觸決辦法是在數據進入雙口RAM緩存以前,用隨路時鐘對數據采樣兩次,即通常所述的用寄存器打兩次。這樣的做法可以有效地減少亞穩態的傳播,使后級電路數據都是有效電平值。

        5 結束語
        文中介紹了Virtex-4為控制核心的以NAND Flash芯片為基本存儲單元所構成的數據存儲系統,對固態存儲技術進行了探索。重點在于FPGA內部實現了并行流水處理技術,將高速數據無丟失地存入相對慢速的Flash芯片中。本文是在實際工程項目的基礎上完成的,經過實踐檢驗,達到了系統設計要求。


        上一頁 1 2 3 4 下一頁

        評論


        相關推薦

        技術專區

        關閉
        主站蜘蛛池模板: 宜君县| 资兴市| 周口市| 万全县| 隆林| 乌兰察布市| 文登市| 六枝特区| 潍坊市| 江北区| 马公市| 恩施市| 贵州省| 六枝特区| 波密县| 山阳县| 东方市| 西林县| 南溪县| 陆河县| 高州市| 越西县| 通州区| 晋州市| 孟津县| 洛浦县| 三亚市| 漳平市| 车险| 连平县| 伊宁市| 丰都县| 平原县| 思茅市| 巴彦县| 吴川市| 祥云县| 衡东县| 麻江县| 永顺县| 定结县|