Cadence協助創意、聯電克服先進制程設計挑戰

　　益華電腦(Cadence Design Systems)近日宣布兩項成功合作案例，其一為設計服務業者創意電子(GUC)運用Cadence Encounter數位設計實現系統(Digital Implementation System，EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統晶片(SoC)測試晶片的試產。此外晶圓代工大廠聯電(UMC)已經采用Cadence 「設計中(in-design)」與signoff DFM (design-for-manufacturing)流程，執行28nm設計的實體signoff與電子變異性最佳化。

　　Cadence與創意電子兩家公司的工程師們密切合作，運用Cadence解決方案克服了設計實現與DFM驗證的設計挑戰。創意電子運用Cadence Encounter解決方案支援20nm布局與繞線流程中所有錯綜復雜的步驟，包括雙重曝光元件庫準備、布局、時脈樹合成、保持固定(hold fixing)、繞線與繞線后最佳化。GUC 創意電子也運用Cadence Litho Physical Analyzer進行DFM驗證，將20nm制程變異的不確定性轉變成為可預測的影響，幫助縮短設計時程。

　　「我們選擇Cadence益華電腦作為開發夥伴，因為他們在先進制程的成功已經獲得大家公認。」GUC創意電子設計技術開發處處長曾智謀表示：「這個20nm SoC測試晶片在臺積公司制程上試產成功，就是我們密切合作以及Cadence Encounter與DFM解決方案絕佳功能的直接成果。」

　　「隨著客戶紛紛移向20nm，他們面對著新的挑戰，例如雙重曝光與制程變異，大幅提高了風險。」Cadence益華電腦晶片實現事業群研發資深副總裁徐季平表示：「Cadence益華電腦以我們的設計實現和DFM驗證工具克服了這些先進制程挑戰。我們與夥伴們密切合作，驗證這些新制程以降低風險，并且讓客戶能夠滿懷信心地輕松轉移到20nm制程。」

　　而與聯電合作的新流程，則解決了隨機與系統良率問題，為客戶提供另一個通過晶圓廠驗證的28nm設計流程。這些新流程是與UMC聯華電子合作開發的，融合業界頂尖的DFM預防、分析和signoff功能，包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer (LEA)和Cadence Chemical-Mechanical Polishing Predictor (CCP)技術。

　　Cadence指出，在28nm和以下制程，精準地預測和自動修正DFM「熱點」以縮短達成高良率目標所需的時間(time-to-yield)，是非常關鍵的。聯電加入頂尖晶圓廠紛紛在Cadence DFM解決方案上進行標準化的陣容，大幅提高客戶的生產力與良率。DFM signoff技術緊密地整合到Encounter 數位與Cadence Virtuoso? 客制/類比設計實現與sign-off解決方案中。

　　這套解決方案能為客戶提供「一次設計即正確(correct-by-design)」的功能，建立微影、CMP和布局依賴效應之實體與參數影響的模型并加以分析，然后使設計實現最佳化，以紓解設計上的實體與電子變異，讓使用者能夠達到自己的量產前置時間(time-to-volume)目標。

　　「為了達成我們的上市前置時間目標，28nm的DFM解決方案必須提供低成本、精準的晶片預測能力以及高效能。」聯電負責矽智財與設計支援的副總簡山杰表示：「經過嚴格評估之后，Cadence DFM技術以其優異的實體和電子DFM分析特性而雀屏中選。現在，聯華電子能夠為客戶的先進制程設計提供更佳的預測和更快速的周轉時間。」

　　「在先進制程，試產之前預防可能的DFM熱點與良率限制因素是非常重要的，才能夠實現一次就成功(first-silicon success)與最高晶片良率。」Cadence益華電腦晶片實現事業群晶片Signoff與驗證副總裁Anirudh Devgan表示：「我們與UMC聯華電子緊密合作，不斷地投資于能夠強化我們在sign-off技術上領先地位的技術，例如為現在與未來制程提供具備DFM意識的設計實現流程。」