三大系列28nm器件成功融入主流高端ASIC和ASSP市場

　　Peng指出，除了能夠給客戶和IP合作伙伴帶來重大優勢，該統一架構還能讓賽靈思今后的開發工作更加重點突出、分工明確。Peng表示：“這意味著我們的企業可以一次性完成相關工作。”

　　28nmHPL：功耗、容量和性能的完美組合

　　隨著新款7系列的推出，賽靈思通過與臺灣晶圓廠TSMC合作，引入了最新優化的高k金屬門（HKMG）高性能、低功耗（HPL）工藝，完成了制造策略的調整，使之進一步與現代IC設計的實際情況相結合。

　　過去，FPGA廠商都是在晶圓廠推出最新的半導體工藝之后，立即在其性能最高的變種上實施設計。不過，從90nm工藝開始，漏電就成為一個嚴重的問題。而且該問題針對65nm和40nm更為嚴重。在28nm工藝節點上，如果不加以處理，漏電電流將占器件功耗的50%以上。除了在器件沒有工作的時候還耗用電力，運行時的漏電電流還會產生額外的熱量，而這種熱量會進而加重漏電。特別是對連續使用的高性能應用而言，這種惡性循環會縮短器件的壽命，導致災難性的IC故障。這會嚴重影響在給定應用中使用FPGA的可行性以及系統的可靠性。

　　在限制28nm的高性能工藝的漏電問題上，晶圓廠已經取得了重大進展。賽靈思與其新的晶圓廠合作伙伴TSMC合作，針對7系列對該廠的新款HKMG HPL工藝進行了優化，重點是在縮小幾何尺寸的同時提高容量和系統性能，同時降低功耗。

　　Peng表示，通過用HPL工藝取代HP工藝，賽靈思可以將功耗降低50%，而性能方面的降幅只有3%。通過融合HPL工藝與在7系列中實現的綜合性強化節能措施，與上一代密度相同的產品相比，可以讓總體能耗下降50%。

　　Peng表示，50%的能耗下降可以帶給設計小組兩個選擇：“在7系列中以此前一半的功耗實現類似規模的Virtex-6或者Spartan-6設計，或者在[新]設計中以相同的功耗實現雙倍的邏輯功能。采用HPL工藝后，我們可以為客戶提供更加具有可用性的性能和更多的邏輯門，以便在設計中實施更多的功能。”

　　賽靈思首席執行官Gavrielov指出，通過選擇更高容量但更低功耗的28nm工藝產品，賽靈思跟上了微處理器行業的步伐，進而引領FPGA行業的發展。大約10年以前，MPU制造商就認識到采用更新的工藝來提升時鐘頻率會造成嚴重的漏電問題，從而導致耐熱性差的器件損壞。

　　Gavrielov表示：“我們從半導體行業的處理器側了解到，鑒于目前的工藝情況，更高的集成度和效率是實現性能的最佳途徑，而非僅僅提高器件的運行速度。采用當前的工藝，如果只是單純地提高運行速度，會消耗更多的功率，并帶來散熱問題——從而惡化功耗水平和性能。我們需要高度關注最終用戶應用，確保我們在滿足系統的低功耗要求和系統需求之間尋得合理的平衡。我們認為，隨著深受客戶青睞的7系列FPA的推出，我們將交付出色的價值方案。”

　　Peng指出，如果賽靈思采用HP工藝實現增量時鐘加速，與功耗的大幅度增加相比，性能的增加將顯得微不足道，從而迫使用戶在設計中把許多精力放在功耗和散熱問題上。他們可能需要在最終的系統中采用復雜的散熱裝置，甚至于風扇或者水冷系統以及相關的供電線路，從而造成額外的系統成本。