- task和function說明語句分別用來定義任務和函數。利用任務和函數可以把一個很大的程序模塊分解成許多較小的任務和函數便于理解和調試。輸入、輸出和總線信號的值可以傳入或傳出任務和函數。
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VerilogHDL task function
- 本節通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數字跑表，可以實現一個小時以內精確至百分之一秒的計時。數字跑表的顯示可以通過編寫數碼管顯示程序來實現，本實例只給出數字跑表的實現過程。讀者還可以通過增加小時的計時功能，實現完整的跑表功能。
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VerilogHDL 計數器 華清遠見 數字跑表
- Verilog HDL是硬件描述語言的一種，用于數字電子系統設計。它允許設計者用它來進行各種級別的邏輯設計，可以用它進行數字邏輯系統的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創的。
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VerilogHDL VHDL Verilog-XL 華清遠見
- 在Verilog HDL語言中，信號有兩種賦值方式：非阻塞賦值方式和阻塞賦值方式。塊語句通常用來將兩條或多條語句組合在一起，使其在格式上看更像一條語句。塊語句有兩種：一種是begin_end語句，通常用來標識順序執行的語句，用它來標識的塊稱為順序塊；另一種是fork_join語句，通常用來標識并行執行的語句。
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VerilogHDL 華清遠見 賦值語句 塊語句 阻塞賦值
- Verilog HDL中總共有19種數據類型，數據類型是用來表示數字電路硬件中的數據儲存和傳送元素的。在本書中，我們先只介紹4個最基本的數據類型，它們分別是：reg型，wire型，integer型和parameter型。
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VerilogHDL 華清遠見 數據類型 運算符 網絡類型變量
- Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結構描述的語言。也就是說，既可以用電路的功能描述，也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。
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VerilogHDL 數字邏輯電路 華清遠見
- 本實例通過Verilog編程實現在紅色颶風II代Xilinx開發板上面實現對鍵盤、LCD、RS-232等接口或者器件進行控制，將有鍵盤輸入的數據在LCD上面顯示出來，或者通過RS-232在PC機上的超級終端上顯示出來。
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VerilogHDL 華清遠見
- 對于Verilog HDL的初學者，經常會對語法中的幾個容易混淆的地方產生困惑。本文列出幾個常見問題和解決它們的小竅門。
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VerilogHDL 華清遠見
- Verilog HDL基礎之：與C語言的區別與聯系。C語言很靈活，查錯功能強，還可以通過PLI（編程語言接口）編寫自己的系統任務直接與硬件仿真器（如Verilog-XL）結合使用。C語言是目前世界上應用最為廣泛的一種編程語言，因而C程序的設計環境比Verilog HDL更完整。
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VerilogHDL 華清遠見 C語言
- Verilog HDL基礎之：組合邏輯電路的實現。數字邏輯電路分為兩種，分別是組合邏輯與時序邏輯。組合邏輯：輸出只是當前輸入邏輯電平的函數（有延時），與電路的原始狀態無關的邏輯電路。時序邏輯：輸出不只是當前輸入的邏輯電平的函數，還與電路目前所處的狀態有關。
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VerilogHDL 華清遠見 數字邏輯電路
- Verilog HDL基礎之if語句是用來判定所給定的條件是否滿足，根據判定的結果（真或假）決定執行給出的兩種操作之一。Verilog HDL語言提供了3種形式的if語句。case語句是一種多分支選擇語句，if語句只有兩個分支可供選擇，而實際問題中常常需要用到多分支選擇。Verilog語言提供的case語句直接處理多分支選擇。
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VerilogHDL 華清遠見
- 設計了一組基于CPLD的PLC背板總線協議接口芯片，協議芯片可以區分PLC的背板總線的周期性數據和非周期性數據。詳細介紹了通過Verilog HDL語言設計狀態機、協議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩定的試驗結果驗證了協議芯片設計的可行性。
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VerilogHDL PLC背板 CPLD
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