為了使便攜式心電監護儀實現友好的人機交互和更加方便的顯示，這里提出一種GUI界面系統設計，就 是在基于NiosⅡ處理器的嵌入式平臺上實現μC／GUI的移植，使之實現系統功能。
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IP核 μC／GUI TFTLCD
介紹了HDLC協議控制器的IP核方案及實現方法，分別對發送和接收模塊進行了分析，給出了仿真波形圖。該設計采用Verilog HDL語言進行描述，用ModelSim SE 6.0進行了功能仿真。
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IP核 Verilog HDLC協議控制器
利用SOC/IP芯片能組成完整的智能傳感器系統。智能傳感器傳感參數可能是多種多樣的。但從功能模塊組成來講，它主要包括數據采集模塊、補償與校正模塊、數據處理模塊、數據網絡通信模塊、人機界面和任務管理與調度模塊等功能單元。從而基于IP的智能傳感器SOC設計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規范，制定各模塊之間的接口協議與標準；再設計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構成完整的智能傳感器系統。
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智能傳感器系統 SoC IP核
IP核可以兩種形式提供給客戶：軟核和硬核。兩種方式都可使客戶獲得在功能上經過驗證的設計。軟核也被稱為可綜合內核，需要由客戶進行綜合并在其SoC上實現。而硬核已完全實現(完成了版圖設計)，可直接用于制造。(從技術上說，一種設計只有生產后才能實現。但是在此情況下，實現的意思是指安排布局并可直接投入生產)。SoC團隊只需將硬核像一個單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問題和好處。
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技術支持 IP核 定制
本文設計的高速數據采集系統是應用于芯片現場測試的實時數據采集系統，由于被測試芯片為250 MHz 8 bit的高速AD輸出， 因此， 該數據采集系統的數據采集率是2 Gbps。為了達到實時、高速、海量的數據采集， 該系統利用DDR2 SDRAM的高速數據傳輸能力和海量存儲能力做為采集數據的緩存，然后通過具有即插即用、易擴展、傳輸速率較高等特點的USB2.0接口來將DDR2 SDRAM中的數據傳輸到計算機中進行存儲和分析。
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乒乓緩存 數據采集 IP核
設計復用技術廣泛應用于當代電路設計中以提高開發效率，其中ip核的使用是設計復用的主要方式之一。由于完善ip核的開發周期長且成本高，一些國際開源組織便致力于免費ip核的開發設計和維護。電路設計人員靈活使用這些免費ip核資源將有效提供工作效率，本文以通信接口免費ip核為例介紹其使用方法，文中使用的免費資源取自opencores開源社區。
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通信接口 IP核
采用了32位微控制器TSK3000A、通用Wishbone總線規范IP核和BT656視頻標準等。在FPGA軟核設計時，采用了基于Openbus總線的系統設計方式，利用NB2開發驗證平臺，在Xilinx公司的Spartan-3系列FPGA芯片上下載實現，并接入平臺進行驗證。該設計的系統可以將輸入的模擬視頻信號處理之后顯示在TFT真彩LCD屏
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TSK3000A TVP5150 視頻采集 IP核
基于Altera浮點IP核實現浮點矩陣相乘運算時，由于矩陣階數的增大，造成消耗的器件資源雖增加但系統性能反而下降的問題，針對現有IP核存在數據加載不連貫、存儲帶寬不均勻的不足，提出采用并行化數據存儲、依據查找表加載數據和處理數據的方式對IP核進行改進。然后將改進的浮點矩陣運算在FPGA中實現，經過Quartus、Matlab軟件聯合仿真并進行結果比對，其誤差不超過萬分之一，且節省了器件資源、提升了系統性能。仿真結果表明該設計可行，有利于提高諸多高性能領域浮點矩陣的運算速度。
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IP核 浮點矩陣運算 存儲方式
采用VHDL硬件描述語言，以Xilinx公司的FPGA為設計平臺，設計實現了以開源軟核MC8051為核心的控制單元，控制4路SSI協議模塊的SoPC架構的通信控制器，并對通信控制器進行了功能仿真與驗證。該控制器可靈活進行IP核模塊擴展，并可作為外圍處理機與TI公司TMS320C6000系列DSP進行互連通信，將慢速串行通信任務進行分離，從而減輕DSP的負擔，提高系統的整體性能。
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IP核 同步串行接口協議 SoPC架構
目前IP core以及IP core的運用是行業技術發展的一大趨勢。對EDA技術實驗教學中的IP core的綜合運用進行了探討。所給出的例子都是利用Xilinx的ISE軟件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上實現了的。文中所討論的基本要點,對初學者如何理解設計重用和運用IP core來進行綜合型實驗設計是有所幫助的。
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IP核 綜合實驗 EDA
為解決實時性盲信號分離的問題,基于獨立分量分析的模型,設計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態機等進行建模,通過Quartus II綜合后在Altera FPGA器件中進行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進行驗證。實驗結果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強的實用性。
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DSPBuilder IP核 FPGA
介紹了基于Nios II 的多功能數碼相框的實現。系統基于Nios II處理器，設計用戶自定義模塊，構建了靈活性高、可重配置的SoPC系統。設計自定義模塊控制LCM顯示；采用流水線方式設計JPEG解碼自定義模塊以提高解碼效率；根據SD協議設計SD卡控制器擴展SD卡。實現了FAT16文件系統，便于對SD卡進行文件管理及多平臺上的數據交換，并使用?滋C/OS-II操作系統簡化軟件設計復雜度、提高系統穩定性。最終實現可播放音頻并能顯示、縮放、旋轉圖像且帶有圖像切換特效的多功能數碼相框。
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雙線性插值縮放 數碼相框 IP核
本設計為基于C語言開發的程序開發了一個FPGA的并行計算接口，凡是以C語言設計的程序，均可通過調用本設計的接口，把復雜的算法、數值處理交給FPGA芯片完成，在不需要程序員學習FPGA知識以及使用FPGA開發工具的前提下，大大地減輕CPU的負荷以及從根本上提高了程序的執行效率，是FPGA并行化應用的一次全新嘗試。
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IP核 調度模塊 FPGA PCI設備驅動 Express總線
LCD顯示屏的應用越來越廣，數量越來越多。LCD顯示屏應用廣泛,無處不在。如家庭各種電器設備。更常見是用于各種公共場合如體育館、廣場等商業用途。給我們傳遞一種更為直觀、生動的信息。從此我們的生活發生了巨大改變。巨大的應用巨大的市場帶來了巨大的商機。基于FPGA的LCD顯示的3D影像是為了LCD顯示屏的信息量更多，滿足人需求。
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IP核 3D圖像處理器 FPGA LCD Verilog
本模塊采用xilinx公司的Spartan 3E系列XC3S500E型FPGA作為核心控制芯片，對采集到底模擬信號進行數字轉換后通過3DES算法進行加密、然后通過網絡傳輸，再經過解密算法解密出明文數據。
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信息安全系統 RAM IP核 FPGA 乒乓操作
ip核介紹
IP核概述
IP核則是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關，可以移植到不同的半導體工藝中去生產集成電路芯片。利用IP核設計電子系統，引用方便，修改基本元件的功能容易。具有復雜功能和商業價值的IP核一般具有知識產權，盡管IP核的市場活動還不規范，但是仍有許多集成電路設計公司從事IP核的設計、開發和營銷工作。IP核有兩種，與工藝無關的VHDL程序稱為軟核；具有特定電路 [
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