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編程語言的現代化和更好的編碼技術與從機械計算機到現代軟件開發流程的演變直接相關。我們已經從高度專業化、主要是數學符號的表示法過渡到了更接近人類語法的高級編程語言，這一進步歸功于編譯器技術。然而，這也打開了代碼缺陷之門。 C和C++ 等高級編程語言，包含大量未定義的行為，而不同的編譯器對這些行為的解釋可能略有不同，這可能會導致未知或不希望出現的副作用，最終轉化為缺陷。查找和修復這些缺陷可能會占用高達80%的開發時間，具體取決于開發機構的成熟程度。這引出了一個明顯的結論：代碼質量是一個大問題。那么，為什么不盡
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202409.安全編碼技術 代碼安全 IAR
本系列文章從數字芯片設計項目技術總監的角度出發，介紹了如何將芯片的產品定義與設計和驗證規劃進行結合，詳細講述了在FPGA上使用IP核來開發ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發ASIC原型設計時需要考慮到的IP核相關因素，用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發原型驗證系統設計時需要考量的因素。在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進行原型設計時需要立即想到哪些基本概念、在將專為ASIC技術而設計的I
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ASIC IP FPGA SmartDV
摘要：●? ?新思科技ARC HS4xFS處理器IP和新思科技IP開發流程均通過獨立審計機構SGS-T?V Saar的ISO/SAE 21434認證。●? ?獲得ISO/SAE 21434認證可應對不斷變化的網絡安全威脅，有助于在整個生命周期內為汽車系統提供長期的安全性與可靠性。●? ?經過安全風險分析（SRA）認證的新思科技ARC HS4xFS處理器IP助力開發者能夠以安全的方式將IP集成到系統中，從而滿足ISO/SAE 21434要求。●&n
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新思科技 ISO/SAE 21434 網絡安全合規認證 IP 汽車安全
本系列文章從數字芯片設計項目技術總監的角度出發，介紹了如何將芯片的產品定義與設計和驗證規劃進行結合，詳細講述了在FPGA上使用IP核來開發ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發ASIC原型設計時需要考慮到的IP核相關因素，用八個重要主題詳細分享了利用ASIC所用IP來在FPGA上開發原型驗證系統設計時需要考量的因素。在上篇文章中，我們介紹了將ASIC IP移植到FPGA原型平臺上的必要性，并對原型設計中各種考量因素進行了總體概述，分析開發A
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ASIC IP FPGA SmartDV
全球領先的嵌入式系統開發軟件解決方案供應商IAR與芯科集成電路（以下簡稱“芯科集成”）聯合宣布，最新版本IAR Embedded Workbench for RISC-V 3.30.2功能安全版已全面支持芯科集成CX3288系列車規RISC-V MCU，雙方將共同助力中國汽車行業開發者的創新研發。CX3288車規系列MCU基于RISC-V內核，工作頻率有240~400MHz多種配置，內部儲存最高配置可支持到4MB Flash和640KB SRAM，EEPROM最高配置支持1MB。內置浮點運算單元（FPU）
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IAR 芯科集成 CX3288 車規MCU
全球領先的嵌入式系統開發軟件解決方案供應商IAR與全場景智能車芯引領者芯馳科技宣布進一步擴大合作，最新版IAR Embedded Workbench for Arm已全面支持芯馳科技的E3119/E3118車規級MCU產品。IAR與芯馳科技有著悠久的合作歷史，此次雙方在車規功能安全領域強強聯合，將為行業帶來更高效、更安全的解決方案。芯馳科技的產品和解決方案覆蓋智能座艙和智能車控領域，支持車企電子電氣架構的不斷迭代升級。芯馳科技不斷完善其E3系列高性能MCU產品的布局，于今年3月發布了車規MCU新產品E31
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IAR 芯馳 車規MCU
一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司近日宣布成功研發出一款通用高性能小數分頻鎖相環（fractional-N PLL） IP，支持24bits高精度小數分頻，最高輸出頻率4.5Ghz，另外還支持擴頻時鐘（SSC）功能，可以為客戶提供多功能的小數分頻 PLL解決方案。PLL電路一般用于產生輸出頻率，輸出頻率值與PLL的參考輸入頻率呈倍數關系。小數分頻PLL通過頻率乘法比例的小數值，實現更精確的輸出頻率控制，從而提供更高精度和準確度的輸出頻率。SSC發生器是在一定頻率范圍內調制時鐘信號
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燦芯半導體 小數分頻 鎖相環 IP
半導體制程進入2奈米，擷發科技董事長楊健盟指出，IC設計難度陡增，未來硅智財、ASIC角色將更加吃重，協助IC設計以SoC方式因應AI新世代。楊健盟分析，過往IDM分拆晶圓代工之典范，將在IC設計上發生，AI時代IC設計大者恒大趨勢成形。 擷發科技已獲國際芯片大廠AI芯片外包訂單，楊健盟認為，現在芯片晶體管動輒百億個，考驗IC設計業者研發量能。大量采用基礎、接口IP使研發能力更能專注前段設計，海外大廠甚至將后段交由ASIC業者，未來倚重IP、ASIC趨勢只會更加明顯。中國臺灣半導體產業鏈在邏輯先進制程、先
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IC設計 IP ASIC
根據Technavio的報告，全球半導體知識產權（IP）市場規模預計將在2024年至2028年間增長27.1億美元。預計在預測期內，市場的復合年增長率（CAGR）將超過7.47%。復雜芯片設計和多核技術的使用推動了市場的增長，同時納米光子集成電路（ICs）的出現也是一大趨勢。然而，半導體IP的重復使用構成了一項挑戰。主要市場參與者包括Achronix Semiconductor Corp.、Advanced Micro Devices Inc.、Alphawave IP Group plc、Arm Ltd
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半導體知識產權 IP
2024年6月12日至14日，備受期待的第二屆embedded world China上海國際嵌入式展覽及會議在上海世博展覽館3號館如期舉行。這場為期三天的盛會，以“汽車電子、工業物聯、人工智能、RISC-V、視覺嵌入”等創新主題為核心，匯聚了全球嵌入式技術領域的精英力量，共同探討和展示了嵌入式技術的最新成果和未來趨勢。EEPW也受邀參加了本屆大會，并在會上進行直播采訪與福利活動。展會現場，氣氛熱烈而活躍。來自世界各地的參展商們紛紛亮出了自己的最新技術和產品，從高性能的嵌入式處理器到智能化的嵌入式軟件，再
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隨著智能科技的飛速發展和廣泛應用，高性能嵌入式系統已經滲透到各個領域，從消費電子、智能家居、智能醫療到工業控制、汽車應用等，無處不在的嵌入式設備正改變著我們的工作和生活。然而，傳統單核系統的性能提升遇到瓶頸，無法滿足這些應用日益增長的需求。此外，邊緣智能也要求嵌入式系統實現架構性創新，以滿足其對性能、功耗、實時性和成本等方面的要求。在這些需求推動下，多核系統和產品應運而生，成為嵌入式系統發展的新趨勢。多核系統是指在單顆芯片上集成多個處理器內核，每個內核能夠獨立地執行數據處理和控制任務，以提高系統的整體性能
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嵌入式多核系統 IAR
芯片設計公司Arm今日發布了針對旗艦智能手機的新一代CPU和GPU IP（設計方案）：Cortex-X925 CPU、Immortalis G925 GPU。新產品均使用了其最新的Armv9架構，基于臺積電3nm制程工藝方案，針對終端設備在AI應用上的性能進行設計優化。此外還將提供軟件工具，讓開發人員更容易在采用Arm架構的芯片上運行生成式AI聊天機器人和其他AI代碼。預計搭載最新內核設計的手機將于2024年底上市。據官方介紹，新的CPU與GPU IP是目前旗下同類產品中性能最強的一代，新CPU性能提升3
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●? ?西門子集成的驗證套件能夠在整個IC設計周期內提供無縫的IP質量保證，為IP開發團隊提供完整的工作流程西門子數字化工業軟件日前推出 Solido? IP 驗證套件 (Solido IP Validation Suite)，這是一套完整的自動化簽核解決方案，可為包括標準單元、存儲器和 IP 模塊在內的設計知識產權 (IP) 提供質量保證。這一全新的解決方案提供完整的質量保證 (QA) 覆蓋范圍，涵蓋所有 IP 設計視圖和格式，還可提供 “版本到版本” 的 IP 認證，能夠提升完整芯
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芯原股份近日宣布低功耗?AIoT?芯片設計廠商炬芯科技股份有限公司（炬芯科技，?股票代碼：688049.SH）在其高集成度的雙模藍牙智能手表SoC? ATS3085S和ATS3089系列中采用了芯原低功耗且功能豐富的2.5D圖形處理器（GPU）IP。?炬芯科技的智能手表SoC ATS3085S和ATS3089系列擁有卓越的圖形顯示性能，采用2D+2.5D雙GPU硬件加速配置，支持JPEG硬件解碼，具有高幀率、低功耗等特點。該系列SoC以其高集成度，可實現單
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