更新后的 FPGA 夾層卡規范提供無與倫比的高 I/O 密度、向后兼容性。 作為使用 FPGA 和高速 I/O 的嵌入式計算設計的重要發展，名為 FMC+ 的最新夾層卡標準將把卡中的千兆位收發器(GT)的總數量從 10 個擴展到 32 個，最大數據速率從 10Gbps 提升到 28Gbps，同時保持與當前 FMC
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FPGA FMC
當前，AI因為其CNN(卷積神經網絡)算法出色的表現在圖像識別領域占有舉足輕重的地位。基本的CNN算法需要大量的計算和數據重用，非常適合使用FPGA來實現。上個月，Ralph Wittig(Xilinx CTO Office的卓越工程師) 在2016年OpenPower峰會上發表了約20分鐘時長的演講并討論了包括清華大學在內的中國各大學研究CNN的一些成果。 在這項研究中出現了一些和CNN算法實現能耗相關的幾個有趣的結論： ①限定使用片上Memory; ②
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FPGA CNN
任何電子器件的使用壽命均取決于其工作溫度。在較高溫度下器件會加快老化，使用壽命會縮短。但某些應用要求電子產品工作在器件最大額定工作結溫下。以石油天然氣產業為例來說明這個問題以及解決方案。 一位客戶請求我們 Aphesa 的團隊設計一款能夠在油井中工作的高溫攝像頭(如圖 1 所示)。該器件要求使用相當大的FPGA 而且溫度要求至少高達 125℃——即系統的工作溫度。作為一家開發定制攝像頭和包括 FPGA 代碼及嵌入式軟件在
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FPGA HDR
早期嵌入式處理系統通常由一個微控制器和一系列外設構成。這些系統通常用來完成獲取少量數據、處理數據、做出決策、基于決策結果輸出信息等工作。在某些情況下會實現簡單的人機交互接口如讀取鍵盤并顯示結果。處理需求、同時產生需求，以現在的標準來看似乎微不足道。現代嵌入式系統通常需要處理和分析十億字節級的海量數據，而且常常在確定性和低延時運算上還有一些額外要求。許多應用還要求系統在滿足相關行業標準的同時可靠符合可靠性和安全性要求。 目前，似乎還不可能在單一處理器上同時滿足處理高帶寬數據、執行系統應用程序、響應實時
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ARM FPGA
FPGA雖然“曝光率”遠遠不如CPU和GPU，但其重要性卻不遑多讓——無論是在軍事領域，還是民用領域都頗具意義，國產FPGA在中國市場的占有率僅為2%，即便是很多軍用的高端FPGA，也基本依賴于進口，這究竟是怎么回事呢?
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芯片 FPGA
當前電機控制的發展越來越趨于多樣化、復雜化，現場也提出越來越苛刻的性能要求。因此客戶有可能考慮自己開發專用的控制芯片，FPGA的可編程性正是可以滿足這種需求。上期講解了三大電機控制方案之MCU篇，這期來看看FPGA。
對于電機控制提出的不同要求，FPGA芯片固有的可編程性和并行處理的特點十分適合于中高端的電機控制應用。由于它以純硬件的方式進行并行處理，而且不占用CPU的資源，所以可以使系統達到很高的性能。
在電機控制的市場上，眾多專注于FPGA技術的廠商接連推出了各具特色的解決方案，本系列
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FPGA Actel
自從Lattice(萊迪思半導體)并購了Silicon Blue后，在當時就為FPGA產業投下一顆震撼彈，后來又在2015年，并購Silicon Image來強化影像處理方面的產品陣容。在歷經了約莫一年左右的時間，Lattice趁勝追擊推出了全新產品線：CrossLink，它被Lattice定義成可編程的ASSP，簡稱為pASSP。
Lattice亞太區資深事業發展經理陳英仁表示，之所以會推出這樣的產品，原因主要有兩個，一是影音訊號輸入與輸入不相容的問題，其次則是輸入與輸出的通道無法匹配。舉例來
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Lattice FPGA
萊迪思半導體公司，客制化智能互連解決方案市場的領先供應商，今日宣布針對工業市場推出19款HDMI?產品。HDMI發送器、接收器、端口處理器和視頻處理器套件保證了無縫的“即插即用”連接，超越了傳統消費電子和移動應用。 視頻應用在整個工業產品市場普遍存在，在今天的智能自動化系統中扮演著重要的角色。萊迪思提供了一系列可編程器件，滿足工業環境和長時間工作的要求，同時保持連續工作和無與倫比的可靠性。隨著HDMI產品的加入，萊迪思可以幫助制造商解決關鍵橋接問題或實現視頻處理功能，增強了人機界面、安全監控以及數字
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萊迪思 FPGA
Altera，現在已屬英特爾公司，今天發布新的產品版Quartus? Prime Pro設計軟件，進一步提高了FPGA設計性能和設計團隊的效率。Quartus Prime Pro軟件設計用于支持英特爾下一代高度集成的大容量FPGA，這將推動云計算、數據中心、物聯網及其連網等領域的創新。內置在最新版軟件中的功能前所未有的縮短了編譯時間，提供通用設計輸入方法，簡化了知識產權(IP)的集成，從而加速了大規模FPGA設計流程。 英特爾的FPGA軟件和IP市場營銷總監B
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Altera FPGA
當產生門控時鐘的組合邏輯超過一級時，證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鐘控PLD設計中的觸發器。 圖1給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鐘(CLK)和該時鐘的2分頻 (DIV2)。由圖1的定時波形圖看出，在兩個時鐘均為邏輯1的情況下，當SEL線的狀態改變時，存在靜態險象。險象的程度取決于工作的條件。 多級邏輯的險象是可以去除的
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FPGA CPLD
FPGA是一個需要長期積累的過程，而FPGA是為特殊需要而生的，注定無法是大眾的，產業細分才是王道。
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FPGA 京微雅格
業內有些公司套取政府資金上癮了，公司就是公司，少拿自主創新說事，更不要打著民族的名義要錢。
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京微雅格 FPGA
可綜合的意思是說所編寫的代碼可以對應成具體的電路，不可綜合就是所寫代碼沒有對應的電路結構，例如行為級語法就是一種不可綜合的代碼，通常用于寫仿真測試文件。 建立可綜合模型時，需注意以下幾點： 不使用initial 不使用#10之類的延時語句 不使用循環次數不確定的循環語句，如forever，while等 不使用用戶自定義原語(UDP元件) 盡量使用同步方式設計電路 用always塊來描述組合邏輯時，應列出所有輸入信號作為敏感信號列表，即always@(*) 所有的內部寄存器都應該能夠被復
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verilog FPGA
Altera，現在已屬英特爾公司，今天宣布啟動其設計解決方案網絡(DSN，Design Solutions Network)，這一全球輔助支持系統將穩健的設計服務網絡、IP、電路板和商用現貨產品(COTS)公司合并到一個計劃中。DSN計劃將客戶與網絡成員連接起來，通過統一的搜索網站，為他們提供Altera CPLD、FPGA、SoC和Enpirion?電源器件相關的產品或者設計服務，幫助客戶加速產品創新，網站位于www.altera.com.cn/dsn。 Intel可
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Altera FPGA
靜態時序分析簡稱STA(Static Timming Analysis)，它提供了一種針對大規模門級電路進行時序驗證的有效方法。它指需要更具電路網表的拓撲，就可以檢查電路設計中所有路徑的時序特性，測試電路的覆蓋率理論上可以達到100%，從而保證時序驗證的完備性;同時由于不需要測試向量，所以STA驗證所需時間遠小于門級仿真時間。但是，靜態時序分析也有自己的弱點，它無法驗證電路功能的正確性，所以這一點必須由RTL級的功能仿真來保證，門級網表功能的正確性可以用門級仿真技術，也可以用后面講到的形式驗證技術。值
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fpga asic 靜態時序
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