數字電路(fpga/asic)設計入門之靜態時序分析

　　靜態時序分析簡稱STA(Static Timming Analysis)，它提供了一種針對大規模門級電路進行時序驗證的有效方法。它指需要更具電路網表的拓撲，就可以檢查電路設計中所有路徑的時序特性，測試電路的覆蓋率理論上可以達到100%，從而保證時序驗證的完備性;同時由于不需要測試向量，所以STA驗證所需時間遠小于門級仿真時間。但是，靜態時序分析也有自己的弱點，它無法驗證電路功能的正確性，所以這一點必須由RTL級的功能仿真來保證，門級網表功能的正確性可以用門級仿真技術，也可以用后面講到的形式驗證技術。值得注意的是，靜態時序分析只能有效地驗證同步時序的正確性，對于大部分設計重可能包含地異步電路的時序驗證，則必須通過門級仿真來保證其時序的正確性。由此我們可以得出這樣子的結論：靜態時序分析和門級時序仿真是從不同的側重點來分析電路以保證電路的時序正確，它們是相輔相成的。

　　Synopsys公司的Prime time時序分析的工具，對設計電路進行以下幾種分析：

　　從主要的輸入端口到電路中所有觸發器

　　從觸發器到觸發器

　　從觸發器到主要輸出端口

　　從主要的輸出端口到主要的輸出端口

　　靜態時序分析工具把整個設計電路打散成上述四種類型的時序路徑，分析不同路徑的時序信息，得到建立時間和保持時間的計算結果。當然還有另外幾條路徑：如gated clock，DFF復位端的，具體可以參見PrimeTime的手冊。

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