- 在交流伺服驅動系統概念的基礎上，提出了基于ACTEL現場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設計原理，該電路由4倍頻細分、辨向電路、計數電路組成，信號處理模塊通過VHDL語言實現。
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交流伺服系統 VHDL FPGA 光柵尺信號處理
- 針對主飛行顯示儀對圖形處理和顯示的苛刻要求，采用基于儀器總線和擴展總線的高速陣列信號處理板的設計模式，提出了一種基于硬件加速的PFD圖形顯示設計方法。該方法實現了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎，提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明，該設計顯著解決了PFD圖形顯示系統中的速度瓶頸。
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圖形處理 圖形合成 FPGA
- intevac是商用和軍用市場光學產品的前沿開發商。本文介紹該公司nightvista嵌入式電子系統的開發，該產品是高性能超低亮度緊湊型攝像機。該攝像機最初采用了流行的數字信號處理器、幾個assp和外部存儲器件。系統對性能的需求越來越高，工程師團隊決定試驗一種替代方案——在可編程邏輯中實現可配置軟核處理器。
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圖像處理 NIOS FPGA
- 圍繞小衛星體積小、重量輕和價格低廉的特點，一個多CPU共享內存的系統（CPU仍然采用有相應宇航級器件的8086）將是比較合適的選擇。同時為了提高共享內存的數據通信帶寬，使其不成為整個系統的瓶頸，本文提出了一個用ASIC設計一個共享總線開關網絡（簡稱SBSN，下同），組合成Omega網絡的方案，以消除對某一組內存的總線競爭，實現多CPU對共享分組存儲系統的低位交叉并行訪問。
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并行存儲器 多CPU共享內存 FPGA
- 多加數的加法器是FPGA的一個比較常見的應用。仿真對比了其三種實現方案的性能和所消耗資源，得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現的復雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設計工作。
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HDL代碼生成器 加法器 FPGA
- 本文就調試FPGA系統時遇到的問題及有助于提高調試效率的方法，針對Altera和Xilinx的FPGA調試提供了最新的方法和工具。
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邏輯分析儀 測試內核 FPGA
- 提出了基于FPGA對IDE硬盤數據進行AES加解密的方法。對算法進行了改進和優化，以降低加解密過程對IDE硬盤數據傳輸速度的影響。
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AES加解密 IDE FPGA
- 對新分組密碼算法SMS4進行了FPGA實現。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數據通路和實時產生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
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分組密碼 IP核 FPGA
- 介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現。
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VHDL 數字鎖相環 FPGA
- 為能高速、有效、實時采集CCD視頻圖像，提出了一種實時視頻圖像采集和處理系統設計方案。重點介紹其硬件設計原理、關鍵電路的設計，其主要功能是從CCD攝像頭輸出的模擬視頻信號中提取實時圖像，數字化后送入處理器作后期圖像處理和分析。
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CCD視頻 DM642 FPGA 圖像采集
- 介紹一種基于FPGA設計線陣CCD器件TCDl208AP復雜驅動電路和整個CCD的電子系統控制邏輯時序的方法，并給出時序仿真波形。工程實踐結果表明，該驅動電路結構簡單、功耗小、成本低、抗干擾能力強，適應工程小型化的要求。
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時序綜合分析 CCD FPGA
- 介紹用FPGA實現數字通信中的交、解交織器的一種比較通用的方案，詳細說明了設計中的一些問題及解決辦法。還介紹了一種實現FPGA中信號延時的方法。
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數字通信 交織器 FPGA 信號延時
- 采用FPGA進行低功耗設計并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類型、IP核、系統設計、軟件算法、功耗分析工具及個人設計方法都會對產品功耗產生影響。值得注意的是，如果使用不當，有些方法反而會增加功耗，因此必須根據實際情況選擇適當的設計方法。
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功率估算 結構設計 FPGA
- 針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實現方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時鐘和存儲介質復用，實現了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進行了建模仿真和綜合實現。
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卷積編碼 Viterbi譯碼器 FPGA
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