近幾年，FPGA 產業迅速擴張，有越來越多的工程師從事著與 FPGA 相關的設計和研發工作。作為任何一款產品都不可或缺的電源，也面臨來自FPGA應用的要求和挑戰。一方面是需求的增多，另一方面的技術指標要求的不斷提升，如何幫助工程師輕松完成FPGA產品的電源設計，讓他們得以將更多的精力投入到核心部分的設計中，從而縮短設計周期，成了每個電源廠商要面對的問題。為此，筆者采訪了來自優質電源產品供應商凌力爾特公司的DC/DC μModule 產品市場經理Afshin Odabaee，來聽一聽他對面向FPGA應用的電
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靜態電流 散熱 FPGA
對傳統電子系統設計方法與現代電子系統設計方法進行了比較，引出了基于EDA技術的現場可編程門陣列（FPGA）電路，提出現場可編程門陣列（FPGA）是近年來迅速發展的大規模可編程專用集成電路（ASIC），在數字系統設計和控制電路中越來越受到重視。介紹了這種電路的基本結構、性能特點、應用領域及使用中的注意事項。對基于EDA技術的FPGA進行了展望。指出EDA技術將是未來電子產品設計技術發展的主要方向。
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自動化設計 EDA FPGA
多通道頻率檢測是當前數字接收機的一種常用的頻率測量方案,該方法可以較好地解決頻率截獲概率與頻率分辨力的矛盾,并在復雜的電磁環境中具有處理多個同時到達信號的能力。文中給出了基于FPGA來實現多信道頻率測量的具體方案。該方案能夠充分發揮FP-GA硬件資源豐富的特點,并且易于實現并行處理,可大幅度提高系統的處理速度。
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多信道頻率檢測 頻率截獲 FPGA
提出一種結合電子設計自動化(Electronic Design Automation，簡稱EDA)軟件和FPGA的IP核保護機制。通過在EDA工具中加入保護機制防止設計者非授權使用IP核，在FPGA中加入保護機制防止設計被非法復制、竊取或篡改。
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IP保護 EDA FPGA
將Altera 公司的DE2 多媒體開發平臺與Terasic 公司的D5M 數碼相機開發套件相結合，設計了一套基于小波無損壓縮的實時圖像處理系統。系統采用便于可編程邏輯器件靈活實現的二維整數5 /3 提升小波變換實現壓縮。為保證圖像的無損壓縮，對邊界數據進行對稱周期延拓處理。并針對實時處理過程中的大容量數據流的存儲問題，應用片外存儲資源保存采集和處理過程中的圖像數據，有效地降低了片上存儲資源的消耗。測試結果表明: 系統滿足實時圖像采集、預處理及無損壓縮的要求。
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圖像處理 無損壓縮 FPGA
提出一種能實時處理的H.264/AVC幀內預測硬件結構。通過對H.264/AVC各個預測模式的分析，設計了一個通用運算單元，提高了硬件資源的可重用性。采用4個并行運算單元計算預測值，對運算比較復雜的plane模式預處理，并設計模式預測器，加快了系統處理速度。硬件電路結構已通過RTL級仿真及綜合，并在Altera公司的Cyclone II FPGA平臺上進行了驗證和測試。
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H.264幀內預測 視頻解碼器 FPGA
針對復雜算法中矩陣運算量大,計算復雜,耗時多,制約算法在線計算性能的問題,從硬件實現角度,研究基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設計,實現矩陣并行計算。首先根據矩陣運算的算法分析,設計了矩陣并行計算的硬件實現結構,并在Modelsim中進行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構建SoPC系統,并在Altera DE3開發板中進行矩陣實時計算測試。測試結果驗證了基于FPGA/Nios-Ⅱ矩陣運算硬件
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硬件加速器 矩陣運算 FPGA
在對OFDM調制以及FPGA、DSP、中頻接口進行深入研究的基礎上，提出了一種TD-LTE系統中下行鏈路基帶信號發送的實現方案，在系統的設計思路和硬件資源上進行了優化。在實際的硬件環境下，通過大量測試，驗證了該方案的可行性和有效性。
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TD-LTE 基帶信號發送 FPGA
給出了以FPGA為核心，實現基于瞬態視覺誘發電位的腦機接口實時系統的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發板三部分。用FPGA取代計算機，作為腦機接口的控制和信息處理器。利用VHDL編程，在FPGA中實時處理采集的腦電信號，提取并識別瞬態視覺誘發電位信號，轉換為控制命令，反饋給視覺刺激器。實驗結果表明，本方案可以有效地實現腦機接口實時系統，并達到較高的正確率和通信速度。
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腦機接口 VGA視覺刺激器 FPGA
為解決實時性盲信號分離的問題,基于獨立分量分析的模型,設計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態機等進行建模,通過Quartus II綜合后在Altera FPGA器件中進行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進行驗證。實驗結果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強的實用性。
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DSPBuilder IP核 FPGA
基于FPGA設計了一款通用鍵盤IP核,該核主要實現對鍵盤輸入信號的計算與存儲功能,并在quartusⅡ環境下使用VHDL語言,采用自頂向下設計方式,編輯生成RTL原理圖,并做了相關的時序仿真驗證。經驗證此IP核具有較強的魯棒性和較高的反應速度,可作為基礎輸入模塊,為其他模塊提供有力控制輸入與數據支持。
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鍵盤IP核 VHDL FPGA
為了滿足工業上數據采集的自適應需要,本文采用FPGA設計實現了高速數據采集,整個系統分為高速數據采集模塊、數據緩沖模塊、數據存儲模塊。其中數據采集模塊對濾波放大后的輸入信號進行采樣,采樣率可調;數據緩沖模塊負責對采樣得到的數據進行緩存:數據存儲模塊負責將緩存后的數據傳輸至存儲器進行存儲。使用Quartus Ⅱ仿真工具對各子模塊功能進行了時序仿真,最后介紹了本設計中制作的兩塊電路板并加以調試,測試結果表明本設計滿足系統指標。
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自適應 程控放大器 FPGA
systemC和Handle-C，它們相應的開發系統為：CoCentric System Stadio和Celoxica DK1。這兩種語言都是在C/C＋＋的基礎上根據硬件設計的需求加以改進和擴充，用戶可以在它們的開發環境編輯代碼，調用庫文件，甚至可以引進HDL程序，并進行仿真，最終生成網表文件，放到FPGA中執行。
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EDA技術 C語言 FPGA
目前,在PCM／FM遙測體系中模擬信號采集普遍采用8位量化,全部模擬信號均歸一化到O～5 V范圍內,隨著需要采集的模擬信號的類型多樣化,勢必增加信號調理電路的多樣性,不利于系統的簡化和模塊化。在量化位數一定的系統中,被衰減處理的信號中實際量化誤差等于N倍(N是信號被衰減的倍數)的最小量化誤差,因此合理的信號調理電路和A／D取值是保證量化精度的關鍵。本文提供的方式有效地解決了這個問題,既簡化了前端信號調理電路的復雜度,又充分利用了A／D轉換器的輸入電壓動態范圍和量化位數優勢,實現了對多路模擬信號的自適應采集
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數據采集 信號調理 FPGA
紅外成像導引頭采用紅外焦平面陣列探測器，易受太陽光等雜散光的影響，評估雜散光對紅外探測器成像質量的影響十分重要。由于導引頭輸出的信號一般采用LVDS或HOTLink格式傳輸，不能被雜散光測試設備直接接收，設計了一種圖像調理卡，采用FPGA為控制核心，將紅外探測器輸出的圖像信號進行格式轉換和調理后傳輸至雜散光測試設備。
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導引頭 LVDS FPGA
fpga：quartusⅡ介紹
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