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基于FPGA的鍵盤輸入累計存儲IP核的設計與驗證

作者：時間：2017-06-05 來源：網絡

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基于FPGA設計了一款通用鍵盤IP核,該核主要實現對鍵盤輸入信號的計算與存儲功能,并在quartusⅡ環境下使用VHDL語言,采用自頂向下設計方式,編輯生成RTL原理圖,并做了相關的時序仿真驗證。經驗證此IP核具有較強的魯棒性和較高的反應速度,可作為基礎輸入模塊,為其他模塊提供有力控制輸入與數據支持。

基于FPGA的鍵盤輸入累計存儲IP核的設計與驗證.pdf

本文引用地址：http://www.104case.com/article/201706/348884.htm

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關鍵詞： 鍵盤IP核 VHDL FPGA

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