亞科鴻禹科技有限公司（HyperSilicon）于近日在北京推出了名為StarFire6S-DARM的系列新型FPGA原型驗證系統。該公司原有的StarFire5S-V系列主要針對各類視音頻SOC的設計驗證，被國內設計公司廣泛采用累計達20多套。這款新的StarFire6S-DARM系列繼承了StarFire5S-V系列的大部分優點，在容量、靈活性和性能指標方面有了進一步提高，同時支持采用各類型ARMTM處理器的SOC驗證，從而適應更廣泛的SOC/ASIC/IP/FPGA的原型驗證和算法實現的要求。
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FPGA StarFire6S-DARM 單片機 嵌入式系統 亞科鴻禹
通常情況下，在設計基于FPGA的大型信號處理系統的時候，設計人員往往需要進行費時費力的仿真。以Xilinx System Generator for DSP為代表的FPGA設計工具，通過提供可靠的硬件在環接口（該接口可以直接將FPGA硬件置入設計仿真），來解決這種問題。 通過在硬件上模擬部分設計，這些接口可以大大提高仿真的速度——通常可以提高一個甚至多個數量級。使用硬件在環還可以讓設計人員實時進行FPGA硬件調試和驗證。
System Generator for DSP 可以為多類FPGA開發平臺提供
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DSP 單片機 仿真 高帶寬 嵌入式系統 通訊 網絡 無線
摘要: 本文主要介紹了基于CPCI 總線設計的實時信號處理業務所需的一種專用設備平臺。關鍵詞： CPCI BUS；平臺；實時信號處理；DSP+FPGA
系統設計DSP+FPGA混用設計為了提高算法效率，實時處理圖像信息，本處理系統是基于DSP+FPGA混用結構設計的。業務板以FPGA為處理核心，實現數字視頻信號的實時圖像處理，DSP實現了部分的圖像處理算法和FPGA的控制邏輯，并響應中斷，實現數據通信和存儲實時信號。首先，本系統要求DSP可以滿足算法控制結構復雜、運算速度高、尋址靈
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0704_A BUS CPCI DSP+FPGA 單片機 平臺 嵌入式系統 實時信號處理 雜志_設計天地
目前，DSP以其卓越的性能、獨有的特點，已經成為通信、計算機、消費類電子產品等領域的基礎器件。同時，隨著對知識產權的重視，在利用DSP進行產品設計時，如何保護自己的成果，防止破譯者竊取，也成為設計者工作在一個重要方面[1,2]。如果產品大批量生產，那么可以利用掩膜技術等工藝將操作程序及數據寫入芯片，使它們不能被讀出，達到保護的效果。對于還沒有形成規模的產品，使用這樣的方法就會使成本大大增加。因此，本文提出一種方法，利用3DES、Geffe發生器和MD5等算法，構造一種加密體制，來保護DSP程序。
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DSP 單片機 加密 嵌入式系統
本文提出了一種基于PI 控制算法的三階全數字鎖相環，采用EDA 技術進行系統設計，并用可編程邏輯器件予以實現。
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FPGA 全數字 鎖相環
DS18B20是DALLAS公司生產的一線式數字溫度傳感器，采用3引腳TO-92型小體積封裝；溫度測量范圍為-55℃～+125℃，可編程為9位～12位A/D轉換精度，測溫分辨率可達0.0625℃，被測溫度用符號擴展的16位數字量方式串行輸出。 一線式(1-WIRE)串行總線是利用1條信號線就可以與總線上若干器件進行通信。具體應用中可以利用微處理器的I/O端口對DS18B20直接進行通信，也可以通過現場可編程門陣列(FPGA)等可編程邏輯器件(PLD)實現對1-WIRE器件的通信。
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SYNPLICITY 公司日前宣布推出最新 Synplify DSP ASIC版，進一步豐富了其旗下的 ESL 軟件系列。在該公司致力于提供各種技術獨立的解決方案這一發展戰略的引導下，新型 Synplify® DSP ASIC 版軟件將幫助用戶根據算法級設計的要求自動開發高質量 RTL 代碼，以適應 FPGA 或 ASIC 器件的需求。 S
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重慶交通大學計算機通訊學院TI DSP聯合實驗室是TI在重慶地區大學掛牌的第三家聯合實驗室(前兩家為：重慶大學和重慶郵電大學),該校領導對實驗室的建設極為重視，前期投入了專向資金并對實驗室產品的采購進行了多方選擇，最終選擇了合眾達30套三DSP教學實驗箱SEED-DTK多DSP教學實驗箱作為該實驗室DSP唯一的教學科研設備, 在此衷心感謝重慶交通大學校領導以及將相關老師們對合眾達電子的大力支持與信任，同時合眾達電子對該實驗室的成功建立表示衷心祝賀！ 重慶
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DSP TI 重慶交通大學
本文介紹一種利用嵌入Blackfin處理器的ADSP-BF537作為處理器進行SoC的FPGA實時驗證的方案及其總線接口轉換...
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嵌入式 FPGA 功耗
前 言
幾年前設計專用集成電路(ASIC) 還是少數集成電路設計工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實現, 系統制造公司的設計人員正越來越多地采用ASIC 技術集成系統級功能(System L evel In tegrete - SL I) , 或稱片上系統(System on a ch ip ) , 但ASIC 設計能力跟不上制造能力的矛盾也日益突出。現在設計人員已不必全部用邏輯門去設計ASIC, 類似于用集成電路( IC) 芯片在印制板上的設計,ASIC 設計人員可以應用等
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ASIC CPLD FPGA IP 單片機 嵌入式系統
引 言
IP電話是利用國際互聯網Internet為語音傳輸的媒介，實現語音通信的一種全新的通信技術。其通信費用的低廉(有人稱之為廉價電話)，節省帶寬；智能化；開放的體系結構；多媒體業務的集成。IP電話網絡支持語音、數據、圖像的傳輸，為將來全面提供多媒體業務打下了基礎。IP電話是未來“三網合一”的一項服務，有望成為下一代電信基礎設施結構的核心，使未來各電信業務綜合在同一IP網絡上成為可能，導致語音、數據、圖像的融合和未來電信市場的重組，并帶來新的經濟模式和價值鏈。IP電話的主要特點是語音在Intenet
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AC48801 DSP lP電話 通訊 網絡 無線
2007年，與美國Tektronic簽訂了正式代理協議業務，積極推廣FPGA大學計劃。
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SEED DSP
您是否曾想在您的 FPGA 設計中使用先進的視頻壓縮技術，卻發現實現起來太過復雜？現在您無需成為一名視頻專家就能在您的系統中使用視頻壓縮。賽靈思新推出的 MPEG-4 編碼器/解碼器核可以幫助您滿足視頻壓縮需求。
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FPGA MPEG 編解碼器
1 并行流水結構FIR的原理
在用FPGA或專用集成電路實現數字信號處理算法時，計算速度和芯片面積是兩個相互制約的主要問題。實際應用FIR濾波器時，要獲得良好的濾波效果，濾波器的階數可能會顯著增加，有時可能會多達幾百階。因此，有必要在性能和實現復雜性之間做出選擇，也就是選擇不同的濾波器實現結構。這里運用并行流水線結構來實現速度和硬件面積之間的互換和折衷。
在關鍵路徑插入寄存器的流水線結構是提高系統吞吐率的一項強大的實現技術，并且不需要大量重復設置硬件。流水線的類型主要分為兩種：算術流水線和指令流水線
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FIR濾波器 FPGA 并行流水線 單片機 可重配 嵌入式系統
FPGA設計和驗證工程師當今面臨的最大挑戰之一是時間和資源制約。隨著FPGA在速度、密度和復雜性方面的增加，完成一個完整時序驗證對人力和計算機處理器、存儲器提出了更多更高的要求。
隨著FPGA器件體積和復雜性的不斷增加，設計工程師越來越需要有效的驗證方。時序仿真可以是一種能發現最多問題的驗證方法，但對許多設計來說，它常常是最困難和費時的方法之一。過去，采用標準臺式計算機的時序仿真是以小時或分鐘計算的，但現在對某些項目來說，在要求采用高性能64位服務器的情況下，其測試時間卻要幾天甚至幾周。這樣，這種
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FPGA 驗證
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