- 多加數的加法器是FPGA的一個比較常見的應用。仿真對比了其三種實現方案的性能和所消耗資源，得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現的復雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設計工作。
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HDL代碼生成器 加法器 FPGA
- 本文就調試FPGA系統時遇到的問題及有助于提高調試效率的方法，針對Altera和Xilinx的FPGA調試提供了最新的方法和工具。
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邏輯分析儀 測試內核 FPGA
- 提出了基于FPGA對IDE硬盤數據進行AES加解密的方法。對算法進行了改進和優化，以降低加解密過程對IDE硬盤數據傳輸速度的影響。
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AES加解密 IDE FPGA
- 對新分組密碼算法SMS4進行了FPGA實現。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數據通路和實時產生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
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分組密碼 IP核 FPGA
- 介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現。
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VHDL 數字鎖相環 FPGA
- 為能高速、有效、實時采集CCD視頻圖像，提出了一種實時視頻圖像采集和處理系統設計方案。重點介紹其硬件設計原理、關鍵電路的設計，其主要功能是從CCD攝像頭輸出的模擬視頻信號中提取實時圖像，數字化后送入處理器作后期圖像處理和分析。
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CCD視頻 DM642 FPGA 圖像采集
- 介紹一種基于FPGA設計線陣CCD器件TCDl208AP復雜驅動電路和整個CCD的電子系統控制邏輯時序的方法，并給出時序仿真波形。工程實踐結果表明，該驅動電路結構簡單、功耗小、成本低、抗干擾能力強，適應工程小型化的要求。
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時序綜合分析 CCD FPGA
- 介紹用FPGA實現數字通信中的交、解交織器的一種比較通用的方案，詳細說明了設計中的一些問題及解決辦法。還介紹了一種實現FPGA中信號延時的方法。
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數字通信 交織器 FPGA 信號延時
- 采用FPGA進行低功耗設計并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類型、IP核、系統設計、軟件算法、功耗分析工具及個人設計方法都會對產品功耗產生影響。值得注意的是，如果使用不當，有些方法反而會增加功耗，因此必須根據實際情況選擇適當的設計方法。
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功率估算 結構設計 FPGA
- 針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實現方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時鐘和存儲介質復用，實現了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進行了建模仿真和綜合實現。
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卷積編碼 Viterbi譯碼器 FPGA
- 針對三維圖像重建的經典算法(FDK算法)在FPGA上的加速，提出了并行無等待流水線的實現方法。實驗結果表明，該方法獲得了較高的加速比。
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三維圖像重建 FDK算法 FPGA
- 提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時的方法，通過并行計算前向狀態度量和后向狀態度量，將半次迭代譯碼延時縮短一半，而譯碼性能沒有損失，同時也減小了硬件實現中的時序控制復雜度。
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Turbo碼 迭代譯碼 FPGA
- 介紹了一種基于NIOS Ⅱ實現數字信號解碼器的方法，該系統由FPGA 和相應接口電路組成，將NIOS Ⅱ嵌入式軟核CPU 集成到FPGA 中構成片上系統( SOC) ，可以將串行輸入的不歸零PCM 碼轉換為可分析的8 位并行碼，并通過上位機軟件顯示解碼結果。
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數字信號解碼器 嵌入式軟核CPU FPGA
- 提出了一種基于FPGA的數字選頻器設計方案，該數字選頻器應用于八通道的GSM系統直放站，采用低成本的FPGA芯片Xilink Spartan-3A DSP XC3SD3400A進行數字信號處理。給出了較詳細的硬件設計方案，并通過Agilent Technologies N5230A網絡分析儀對數字選頻器進行了測量，被選出的有效相鄰信道之間的最小間隔能達到1MHz，能夠實現較好的選頻功能，可滿足實際應用的要求。
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數字選頻器 MSP430 FPGA
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