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基于 STEP-MAX10M08核心板的簡易電子琴設計
- 實驗任務任務：基于 STEP-MAX10M08核心板 和 STEP BaseBoard V3.0底板 完成簡易電子琴設計并觀察調試結果要求：按動矩陣鍵盤，驅動底板無源蜂鳴器發(fā)出產生不同音調，彈奏一首《小星星》。解析：通過FPGA編程驅動矩陣鍵盤電路，獲取矩陣鍵盤鍵入的信息，然后通過編碼將鍵盤輸出的信息譯碼成對應的音節(jié)數(shù)據(jù)，最后通過PWM發(fā)生模塊驅動底板上的無源蜂鳴器發(fā)出聲音。實驗目的在基礎數(shù)字電路實驗部分我們已經掌握了FPGA設計PWM信號發(fā)生器的原理及方法，上節(jié)實驗中又學習了矩陣鍵盤的驅動原理及方法，本
- 關鍵字： FPGA 電子琴 STEP-MAX10M08 STEP BaseBoard V3.0
Altera MAX10: 交通燈控制
- 簡易交通燈：本節(jié)將向您介紹Verilog語法之中的精髓內容——狀態(tài)機，并且將利用狀態(tài)機實現(xiàn)十字路口的交通燈。====硬件說明與實現(xiàn)項目框圖====上圖為十字路口交通示意圖分之路與主路，要求如下：交通燈主路上綠燈持續(xù)15s的時間，黃燈3s的時間，紅燈10s的時間；交通燈支路上綠燈持續(xù)7s的時間， 黃燈持續(xù)3秒的時間，紅燈18秒的時間；根據(jù)上述要求，狀態(tài)機設計框架分析如下：S1:主路綠燈點亮，支路紅燈點亮，持續(xù)15s的時間；S2:主路黃燈點亮，支路紅燈點亮，持續(xù)3s的時間；S3:主路紅燈點亮，支路綠燈點亮，持
- 關鍵字： 交通燈 狀態(tài)機 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 交通燈控制
- 簡易交通燈：本節(jié)將向您介紹Verilog語法之中的精髓內容——狀態(tài)機，并且將利用狀態(tài)機實現(xiàn)十字路口的交通燈。硬件說明與實現(xiàn)項目框圖上圖為十字路口交通示意圖分之路與主路，要求如下： * 交通燈主路上綠燈持續(xù)15s的時間，黃燈3s的時間，紅燈10s的時間； * 交通燈支路上綠燈持續(xù)7s的時間， 黃燈持續(xù)3秒的時間，紅燈18秒的時間；根據(jù)上述要求，狀態(tài)機設計框架分析如下： * S1:主路綠燈點亮，支路紅燈點亮，持續(xù)15s的時間； * S2:主路黃燈點亮，支路紅燈點亮，持續(xù)3s的時間； * S3:主路紅燈點亮，支
- 關鍵字： 交通燈 狀態(tài)機 FPGA Lattice Diamond 小腳丫
Lattice MXO2: LED呼吸燈
- 呼吸燈：本節(jié)，我們將通過脈寬調制技術來實現(xiàn)“呼吸燈”，實現(xiàn)LED的亮度由最暗逐漸增加到最亮，再逐漸變暗的過程。 脈沖寬度調制(PWM:Pulse Width Modulation)，簡稱脈寬調制。它是利用微控制器的數(shù)字輸出調制實現(xiàn)，是對模擬電路進行控制的一種非常有效的技術，廣泛應用于測量、通信、功率控制與變換等眾多領域。硬件說明呼吸燈的設計較為簡單，我們使用12MHz的系統(tǒng)時鐘作為高頻信號做分頻處理，調整占空比實現(xiàn)PWM，通過LED燈LD1指示輸出狀態(tài)。實現(xiàn)原理如上圖所示，脈沖信號的周期為T，高電平脈沖寬
- 關鍵字： 呼吸燈 FPGA Lattice Diamond 小腳丫
創(chuàng)新加速,英特爾以全矩陣FPGA助產業(yè)智能化發(fā)展
- 近日，以“創(chuàng)新加速，塑造FPGA芯未來”為主題的2023年英特爾? FPGA中國技術日在北京成功舉行。期間，英特爾不僅披露了包括Agilex? 3系列、Agilex? 5系列在內的多款FPGA產品細節(jié)及其早期驗證計劃，同時亦分享了與產業(yè)伙伴在數(shù)據(jù)中心、AI、網(wǎng)絡、嵌入式等關鍵領域的諸多應用，旨在以逐步擴大的產品組合進一步滿足廣泛細分市場需求的同時，深度展示英特爾在加速可編程創(chuàng)新、推動中國行業(yè)數(shù)智化進程上的重要作用。英特爾可編程方案事業(yè)部中國總經理葉唯琛表示，“在新場景、新應用海量增長的驅動下，中國本地市場
- 關鍵字： 英特爾 FPGA
Altera MAX10: 計時控制
- 計時控制在之前的實驗中我們掌握了如何進行時鐘分頻、如何進行數(shù)碼管顯示與按鍵消抖的處理，那么在本節(jié)實驗之中，我們將會實現(xiàn)一個籃球賽場上常見的24秒計時器。====硬件說明====在之前的實驗中我們?yōu)樽x者詳細介紹過小腳丫MXO2板卡上的按鍵、數(shù)碼管、LED等硬件外設，在此不再贅述。本節(jié)將實現(xiàn)由數(shù)碼管作為顯示模塊，按鍵作為控制信號的輸入(包含復位信號和暫停信號)，Altera MAX10作為控制核心的籃球讀秒系統(tǒng)，實現(xiàn)框圖如下：====Verilog代碼====// *****************
- 關鍵字： 計時器 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 計時控制
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- 關鍵字： 計時器 FPGA Lattice Diamond 小腳丫
Altera MAX10: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。====硬件說明====按鍵是一種常用的電子開關，電子設計中不可缺少的輸入設備。當按下時使開關導通，松開時則開關斷開，內部結構是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產生 ：通常的按鍵所用的開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產生這種現(xiàn)
- 關鍵字： 消抖 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。硬件說明按鍵是一種常用的電子開關，電子設計中不可缺少的輸入設備。當按下時使開關導通，松開時則開關斷開，內部結構是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產生 ：通常的按鍵所用的開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產生這種現(xiàn)象而作的措施就是
- 關鍵字： 消抖 FPGA Lattice Diamond 小腳丫
Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
- 關鍵字： 流水燈 FPGA Lattice Diamond 小腳丫
Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
- 關鍵字： 流水燈 FPGA Lattice Diamond 小腳丫
利用搭載全域硬2D NoC的FPGA器件去完美實現(xiàn)智能化所需的高帶寬低延遲計算
- 隨著大模型、高性能計算、量化交易和自動駕駛等大數(shù)據(jù)量和低延遲計算場景不斷涌現(xiàn)，加速數(shù)據(jù)處理的需求日益增長，對計算器件和硬件平臺提出的要求也越來越高。發(fā)揮核心器件內部每一個計算單元的作用，以更大帶寬連接內外部存儲和周邊計算以及網(wǎng)絡資源，已經成為智能化技術的一個重要趨勢。這使得片上網(wǎng)絡（Network-on-Chip）這項已被提及多年，但工程上卻不容易實現(xiàn)的技術再次受到關注。作為一種被廣泛使用的硬件處理加速器，F(xiàn)PGA可以加速聯(lián)網(wǎng)、運算和存儲，其優(yōu)點包括計算速度與ASIC相仿，也具備了高度的靈活性，能夠為數(shù)據(jù)
- 關鍵字： 2D NoC FPGA
Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
- 關鍵字： 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
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