Altera公司技術開發副總裁Mojy Chian博士來到北京，在媒體座談會上介紹了該公司45nm IC開發的情況。他說，45nm相對65nm的優勢要比65nm相對90nm的優勢更大，同時開發難度也更高。Altera通過選擇正確的合作伙伴、采用“第一片硅投產”的方法以及協作設計和工藝開發的方式來實現2008年45nm FPGA的生產。
那個叫Moore的人真幸運。他沒有發現真正的物理定律。他只不過總結并預測了半導體產業的發展規律，但他可能比大多數發現真正定律的物理學家都著名。說他幸運，是因為那個
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嵌入式系統 單片機 FPGA 45納米 IC 模擬IC
在設計上能減少結構探索時間的C語言平臺，在結構上如何以新思考突破?
以往半導體業者大多使用FPGA(Field Programmable Gate Array)製作樣品(Prototype)，接著鎖定幾項晶片重要規格，依此找出最適合該晶片的結構，這種方式最大缺點是作業時間非常冗長。然而，C語言平臺的設計方式則是，利用軟體模擬分析檢討晶片結構，以往FPGA平臺的樣品，大約需要半年左右的結構探索時間，如果採用C語言平臺的設計方式，只需要花費約2周~1個月的時間。
目前開發最快的是日本沖電氣，以
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Tensilica公司日前聯合Chip Estimate公司宣布，Tensilica加入Chip Estimate主要IP核合作伙伴計劃。身為主要IP核合作伙伴，Tensilica公司在通過ChipEstimate.com使得客戶可以集中以訪問其標準系列處理器IP核和可配置處理器技術的信息。Tensilica公司針對片上系統(SoC)設計的IP核解決方案令設計工程師能夠創造出低功耗、高性能的軟硬件集成電路產品。
ChipEstimate.com自2005年開始運作，為電子設計和半導體設計公司提供
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1 引言
隨著數字信號處理器、超大規模集成電路的高速發展，語音記錄技術已從模擬錄音階段過渡到數字錄音階段。在數字化錄音技術中，壓縮后的語音數據有些存儲在硬盤中，有些存儲在帶有掉電保護功能的RAM或FLASH存儲器中。筆者介紹的語音存儲與回放系統，未使用專用的語音處理芯片，不需要擴展接口電路，只利用FPGA作為核心控制器，就能完成語音信號的數字化處理，即實現語音的存儲與回放。
2 系統總體結構
數字化語音存儲與回放系統的基本工作原理是將模擬語音信號通過模數轉換器(A/D)轉換成數字信號
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64 Kbit/s的A律或μ律的對數壓擴PCM編碼在大容量的光纖通信系統和數字微波系統中已得到廣泛應用，但由于占用較大的傳輸帶寬和具有復雜的成幀結構，PCM編碼不適合無線語音系統的應用。連續可變斜率增量(Continuously Variable Slope Delta，CVSD)調制以其較低的應用難度、成本和編碼速率，較好的語音質量廣泛應用于戰術通信網、衛星通信、藍牙等無線語音傳輸領域。近年來FPGA不斷發展演化，并在構架方面針對DSP應用有了顯著增強。這些增強使得FPGA能夠支持各領域的眾多復雜D
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IAR Systems發布TCP/IP協議棧，配套使用于IAR PowerPac™ RTOS，為使用IAR Embedded Workbench® for ARM集成開發環境的開發者提供了一個簡便易用的TCP/IP協議。它特別適用于需要與電腦網絡(比如Internet)方便連接的便攜式產品開發。
有了TCP/IP協議模塊，IAR PowerPac就包括了把全套的TCP/IP協議移植到ARM芯片上的所有必要組件。IAR PowerPac TCP/IP協議在運行時可配置，適用于帶
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筆者結合FPGA的靈活性、強大的數字信號處理能力、較短的開發周期，提出了基于FPGA的32 Kbit/s CVSD語音編解碼器。
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Altera公司的ACEX、FLEX等系列的FPGA芯片應用廣泛，但其FPGA基于SRAM結構，決定電路邏輯功能的編程數據存儲于SRAM中。由于SRAM的易失性，每次上電時必須重新把編程數據裝載到SRAM中，這一過程就是FPGA的配置過程。FPGA的配置分為主動式和被動式。在主動模式下，FPGA上電后主動將配置數據從專用的EPROM(如EPC1，EPC2等)加載到SRAM中。被動模式下，FPGA為從屬器件，由相應的控制電路或微處理器控制配置過程，包括通過下載
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FPGA最基本的應用是橋接。隨著FPGA的門數不斷提高，雄心勃勃的FPGA巨頭們早已不滿足這些，他們向著信號處理、互聯性和高速運算方向發展。未來，FPGA還有望與模擬和存儲器廠商合作，做出SIP（堆疊封裝）。
最近，筆者訪問了Xilinx公司的CTO Ivo Bolsens，他說未來的FPGA一方面是在功耗、性能、價格方面進行不停地改進，未來將出現革命性的變化就是利用推迭封裝（SIP），一個封裝里面放多個裸片的技術，那么FPGA平臺可能就會成為一個標準的、虛擬的SoC（Virtual SoC）的
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FPGA SoC MCU和嵌入式微處理器
假如顯示終端為數字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計算機每個像素點的圖像信號經過數字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當一幀圖像接收完畢時，內部數據處理電路同時激發各像素點對應的微鏡運動，完成一幀圖像的顯示。DMD顯示器峰值數字驅動電壓不超過33.5V，電磁輻射很低，且各微鏡片同時驅動，形成相互干擾的向外輻射信號，解碼難度極大，從而使其成為無信息泄漏的顯示器。此時，視頻電纜的輻射在整個視頻通路
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本文主要論述在ARM嵌入式系統中如何實現FPGA從串配置的方法，將系統程序及配置數據存儲在系統Flash中，利用ARM的通用I/O口產生配置時序，省去專用的配置PROM。
文中ARM微處理器采用samsung公司的ARM7TDMI系列中的S3C4480X，FPGA采用xilinx
公司spartan3E系列中的XC3S100E，詳細討論FPGA的從串配置的時序，同時論述S3C4480X從串配置spartan3E系列FPGA的軟、硬件實現方法。實踐證明，該方法在成本、體積、靈活性上均具有優勢
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處理器是1款系統的心臟部分，所有功能的達成幾乎都要依靠處理器，而在嵌入式系統方面，由于針對的應用層次較為較為狹窄，因此更要在效能、功耗與成本等變量進行多方考慮，其中，授權方案更是影響到廠商進行開發時的成本與產品上市時程，因此更需要審慎面對。
在各種嵌入式應用當中，總缺不了1或多個處理器核心來統籌整個系統的運作，但是處理器核心的架構復雜，相關的設計概念必須有多年累積的技術實力才有辦法實現，以目前生產代工型態至上的企業觀念中，自力進行處理器的開發不啻是吃力又不討好的工作，不僅無法帶來立即的營收，開發
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文中較為詳細地介紹了TDI-CCD的結構和工作原理，并根據工程項目所使用的IL－E2 TDI-CCD的特性，設計了一種基于現場可編程門陣列 (FPGA) 的TDI-CCD時序電路
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FPGA CCD TDI 時序電路
顧名思義，嵌入式系統指的是嵌入到系統內部的計算機系統，是面向特定應用設計的專用計算機系統。 早期的嵌入式系統一般是以通用處理器或單片機為核心，在外圍電路中加入存儲器、功率驅動器、通信接口、顯示接口、人機輸入接口等外圍接口，再加上應用軟件，有些還加上了嵌入式操作系統，從而構成完整的系統。 隨著微電子技術的進步，SoC已經在很多應用中取代了傳統的以單片機為中心的架構，將很多外設和存儲器集成在一個芯片中，使系統的
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高性能系統設計師在滿足關鍵時序余量的同時要力爭獲得更高性能，而存儲器接口設計則是一項艱巨挑戰。雙倍數據速率SDRAM和4倍數據速率SDRAM都采用源同步接口來把數據和時鐘(或選通脈沖)由發射器傳送到接收器。接收器接口內部利用時鐘來鎖存數據，此舉可消除接口控制問題(例如在存儲器和FPGA間的信號傳遞時間)，但也為設計師帶來了必須解決的新挑戰。 關鍵問題之一就是如何滿足各種讀取數據捕捉需求以實現高速接口。隨著數據有效窗越來越小，該問題也益發重要；同時，更具挑戰性的問題是，如何讓接收到的時鐘與數據中
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