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基于FPGA的毫米波多目標(biāo)信號形成技術(shù)的研究
- 毫米波多目標(biāo)信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對雷達(dá)系統(tǒng)后級進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標(biāo)信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標(biāo)之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設(shè)計的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號的方法
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FPGA 設(shè)計的四種常用思想與技巧
- 本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。 FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！ 乒乓操作
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大型設(shè)計中FPGA的多時鐘策略
- 利用FPGA 實(shí)現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運(yùn)行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計策略深入闡述。 FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當(dāng)信號在一個觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)
- 算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點(diǎn)就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對符號序列進(jìn)行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當(dāng)?shù)母怕使烙嬆Ｐ秃彤?dāng)前符號序列中各符號出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)
- 提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計方案，并對其中的低電壓差分信號（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。
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基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器設(shè)計與實(shí)現(xiàn)
- 介紹了應(yīng)用ＦＰＧＡ技術(shù)進(jìn)行幀同步器設(shè)計的實(shí)現(xiàn)原理、系統(tǒng)框圖及設(shè)計中需要注意的問題，給出了用ＶＨＤＬ描述的幾個模塊的源代碼。
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數(shù)字視頻與圖像處理技術(shù)研討會
- 人類在認(rèn)識、改造自然的過程中，80%的信息來自于視頻、圖像和文字。二十一世紀(jì)，數(shù)字視頻、圖像處理技術(shù)理所當(dāng)然地成為數(shù)字化時代的核心技術(shù)之一。隨著數(shù)字視頻處理算法技術(shù)及網(wǎng)絡(luò)技術(shù)的發(fā)展，數(shù)字視頻與圖像已越來越廣泛地應(yīng)用于視頻通訊、視頻監(jiān)控、視頻廣播（HDTV、IPTV）等領(lǐng)域，相關(guān)產(chǎn)品正以勢不可擋的姿勢迎面向我們撲來。美國德州儀器公司（TI）推出的數(shù)字多媒體處理平臺：DM642平臺，達(dá)芬奇（Davinci）平臺等對這種熱點(diǎn)趨勢起到了推波助瀾作用。利用這些平臺及當(dāng)今世界上先進(jìn)的H.264、WM9等先進(jìn)的圖像算法
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基于C的設(shè)計方式簡化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設(shè)計
- 基于C的設(shè)計方式簡化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設(shè)計 在最近幾年中日益流行在高性能嵌入式應(yīng)用中使用現(xiàn)場可編程門陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對簡單的控制功能到更加復(fù)雜的算法操作。雖然FPGA在某些功能上比設(shè)計專用ASIC硬件具有時間和成本上的優(yōu)勢，但在面向軟件應(yīng)用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢并沒有體現(xiàn)出來。這很大程度上是由于過去割裂了硬件和軟件開發(fā)工具和方法之間的關(guān)系?！ ∪欢罱麱PGA在面向軟件設(shè)計工具方面的發(fā)展，及器件容量的持續(xù)增
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DSP把示波器性能帶入新水平
- DSP把示波器性能帶入新水平幾十年來，實(shí)時示波器一直是電子器件設(shè)計和研發(fā)應(yīng)用的中流砥柱?；谑静ㄆ鞯臏y量一直為航空和高清電視、蜂窩網(wǎng)絡(luò)和筆記本電腦提供支持。示波器性能正不斷提高，以迎接帶寬和精度挑戰(zhàn)。 但是，這些挑戰(zhàn)正變得越來越難以解決。在理想情況下，測量儀器的帶寬應(yīng)該超過被觀察的目標(biāo)設(shè)備的帶寬。但是，示波器性能的基本指標(biāo) – 模擬帶寬與數(shù)字網(wǎng)絡(luò)交換單元一樣，受到各種技術(shù)的限制。這兩種平臺都使用速度最快的半導(dǎo)體
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