- FPGA/CPLD設計思想與技巧, 本文討論的四種常用FPGA/CPLD設計思想與技巧：乒乓操作、串并轉換、流水線操作、數據接口同步化，都是FPGA/CPLD邏輯設計的內在規律的體現，合理地采用這些設計思想能在FPGA/CPLD設計工作中取得事半功倍的效果。
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技巧 設計思想 FPGA/CPLD
- 基于ARM7和CPLD的數字公交站亭系統設計, 摘要：提出了一種基于ARM7 和CPLD 架構的數字公交站亭系統。系統通過GPRS 模塊與公交控制中心實時通信，使用CA 認證保證通信的安全性，采用兩塊SRAM 組成具有“乒乓邏輯”的高速緩存確保顯示數據的連續性
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ARM DSP CPLD
- 針對目前靶場測試領域尤其是外彈道測試通常采用人工擊發槍械的方式，存在安全性差、無法精確控制等問題，設計一種基于CPLD技術的槍械電磁扳機控制儀。采用步進電機作為執行單元，CPLD作為主控制器實現邏輯控制、通信功能。設計中著重考慮了電磁兼容及安全性，通過機械及電氣兩部分聯鎖確保控制儀無誤觸發。通過靶場試驗，該控制儀能夠適應靶場電磁環境，而且對其他儀器無干擾，其通信功能還可實現整體測試系統的同步性、自動化、網絡化及遠程控制。
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CPLD 槍械 電磁 控制儀
- 利用CPLD實現數字濾波及抗干擾,1 濾波和抗干擾概述
單片機應用系統的輸入信號常含有種種噪聲和干擾，它們來自被測信號源、傳感器、外界干擾源等。為了提高測量和控制精度，必須消除信號中的噪聲和干擾。噪聲有兩大類：一類為周期性的；另一類為
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波及 抗干擾 數字 實現 CPLD 利用
- 基于MAX7000系列CPLD的數據采集系統,CPLD是復雜的PLD，專指那些集成規模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅動、內含ROM或FLASH(部分支持在系
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數據采集 系統 CPLD 系列 MAX7000 基于
- 輸入系統的信息大多數是模擬量，為使計算機能夠處理這些模擬量，必須經由數據采集系統將模擬量轉化為數字量...
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AVR CPLD 高速數據采集
- 觸摸屏是成熟的技術，最基本、也是最常用的是4/5線電阻觸摸屏。很多標準屏支持多種尺寸，可以選擇多種解碼模擬解決方案。電阻觸摸屏支持多種輸入方法，比如手指、觸摸筆、手套和指甲等等。電容觸摸屏是一種新的解決
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觸摸 系統 替代 實現 CPLD 電阻 觸摸屏 利用
- 摘 要:為了有效防止機械式鍵盤按鍵抖動帶來的數據錯誤,這里在Quartus Ⅱ開發環境下,采用VHDL 語言設計了一種能夠將機械式4 times;4 矩陣鍵盤的按鍵值依次顯示到8 個7 段數碼管上的矩陣鍵盤及顯示電路。仿真結果表
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FPGA/ CPLD 鍵盤 電路
- 摘要：使用CPLD內部的資源施密特觸發器和反相器,只需外加一個RC就可以設計出一個穩定的振蕩器，為CPLD或外圍器件提供時鐘源。靈活方便的設計及低成本的特性，使之具有很好的產品商業使用價值。
關鍵字：CPLD;施密特觸發器;振蕩器
前言
電子技術的飛速發展，尤其是消費類電子產品在成本、產品功能及品質的更高要求，使消費類電子產品的設計不是簡單地要求設計出來，而是要考慮低成本高品質。 CPLD的成本低，占用PCB面積小，功耗低和靈活的后期可編程特性在嵌入式設計中得到越來越廣泛的應用。
- 關鍵字：
CPLD 施密特觸發器 201009
- FPGA/CPLD狀態機的穩定性設計, 隨著大規模和超大規模FPGA/CPLD器件的誕生和發展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術的應用越來越廣泛.從小型電子系統到大規模SOC(Systemonachip)設計,已經無處不在.在FPGA/CPLD設計中,狀
- 關鍵字：
設計 穩定性 狀態 FPGA/CPLD
- 為了提高數據采集卡的速度，同時降低成本，設計一種并行數據采集系統，要求并行采集速度大于10 Mb／s。整個系統由AVR與CPLD控制實現，通過MAXl308完成模數轉換，并設計搭建了其外圍電路。采用12路數據存儲模式存儲高速采集的數據。實驗依據存儲要求搭建硬件電路并調試，示波器顯示的波形結果8組脈沖序列完全對齊，沒有出現時序混亂，同時并行處理過程中不相互影響，實現了低成本高速多路采集的設計要求。
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CPLD AVR 高速數據 采集系統
- 摘要：設計基于高速單片機C8051F120和CPLD的高精度大型望遠鏡的伺服控制器，由單片機實現閉環控制算法、上位機通信和LCD顯示控制，CPLD實現增量式編碼器計數、電機驅動波形發生以及I／O接口。該控制器可獨立進行電機
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單片機 CPLD LCD
- 聲發射技術是光纖傳感技術和聲發射技術相結合的產物，是目前聲發射技術的發展趨勢。它將高靈敏度聲發射傳...
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CPLD FPGA 信號傳輸 聲發射
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