FPGA/CPLD狀態機的穩定性設計

　　隨著大規模和超大規模FPGA/CPLD器件的誕生和發展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術的應用越來越廣泛.從小型電子系統到大規模SOC(Systemonachip)設計,已經無處不在.在FPGA/CPLD設計中,狀態機是最典型、應用最廣泛的時序電路模塊,如何設計一個穩定可靠的狀態機是我們必須面對的問題.

　　1、狀態機的特點和常見問題

　　標準狀態機分為摩爾(Moore)狀態機和米立(Mealy)狀態機兩類.Moore狀態機的輸出僅與當前狀態值有關,且只在時鐘邊沿到來時才會有狀態變化.Mealy狀態機的輸出不僅與當前狀態值有關,而且與當前輸入值有關,這一特點使其控制和輸出更加靈活,但同時也增加了設計復雜程度.其原理如圖1所示.

　　根據圖1所示,很容易理解狀態機的結構.但是為什么要使用狀態機而不使用一般時序電路呢?這是因為它具有一些一般時序電路無法比擬的優點.

　　用VHDL描述的狀態機結構分明,易讀,易懂,易排錯;

　　相對其它時序電路而言,狀態機更加穩定,運行模式類似于CPU,易于實現順序控制等.

　　用VHDL語言描述狀態機屬于一種高層次建模,結果經常出現一些出乎設計者意外的情況:

　　在兩個狀態轉換時,出現過渡狀態.

　　在運行過程中,進入非法狀態.

　　在一種器件上綜合出理想結果,移植到另一器件上時,不能得到與之相符的結果.

　　狀態機能夠穩定工作,但占用邏輯資源過多.

　　在針對FPGA器件綜合時,這種情況出現的可能性更大.我們必須慎重設計狀態機,分析狀態機內在結構,在Moore狀態機中輸出信號是當前狀態值的譯碼,當狀態寄存器的狀態值穩定時,輸出也隨之穩定了.經綜合器綜合后一般生成以觸發器為核心的狀態寄存電路,其穩定性由此決定.如果CLOCK信號的上升沿到達各觸發器的時間嚴格一致的話,狀態值也會嚴格按照設計要求在規定的狀態值之間轉換.然而這只是一種理想情況,實際CPLD/FPGA器件一般無法滿足這種苛刻的時序要求,特別是在布線后這些觸發器相距較遠時,CLOCK到達各觸發器的延時往往有一些差異.這種差異將直接導致狀態機在狀態轉換時產生過渡狀態,當這種延時進一步加大時,將有可能導致狀態機進入非法狀態.這就是Moore狀態機的失效機理.對于Mealy狀態機而言,由于其任何時刻的輸出與輸入有關,這種情況就更常見了.

　　2　狀態機設計方案比較

　　2.1　采用枚舉數據類型定義狀態值

　　在設計中定義狀態機的狀態值為枚舉數據類型,綜合器一般把它表示為二進制數的序列,綜合后生成以觸發器為核心的狀態寄存電路,寄存器用量會減少,其綜合效率和電路速度將會在一定程度上得到提高.

　　例1　定義狀態值為枚舉類型的狀態機VHDL程序.

　　library ieee;

　　use ieee.std_logic_1164 all;

　　entity example is

　　port(clk:in std_logic;

　　mach_input:in std_logic;

　　mach_outputs:out std_logic_vector(0 to 1));

　　end example;

　　architecture behave of example is

　　type states is(st0,st1,st2,st3); --定義states為枚舉類型

　　signal current_state,next_state:states;

　　begin

　　state_change:process(clk) --狀態改變進程

　　begin