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Cadence與Mentor Graphics通過SystemVerilog驗證方法學(xué)實現(xiàn)協(xié)作
- Cadence設(shè)計系統(tǒng)公司與Mentor Graphics Corp.宣布他們將會讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標(biāo)準(zhǔn)的驗證方法學(xué)標(biāo)準(zhǔn)化。開放式驗證方法學(xué)（Open Verification Methodology, OVM）將會面向設(shè)計師和驗證工程師帶來一種不受工具約束的解決方案，促進數(shù)據(jù)的可移植性和可互用性。它實現(xiàn)了SystemVerilog的承諾，擁有基于驗證IP（VIP）
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Cadence與中芯國際推出射頻工藝設(shè)計工具包
- Cadence設(shè)計系統(tǒng)公司和中芯國際共同宣布，一個支持射頻設(shè)計方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設(shè)計市場。其驗證包括代表性設(shè)計IP的硅交互作用測試，如PLLs，集中于仿真結(jié)果和快速設(shè)計寄生。 新方案使中國無線芯片設(shè)計者可得到必要的設(shè)計軟件和方法學(xué)，以達到確保符合設(shè)計意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測設(shè)計周期。作為合作方，為了普遍推廣，Cad
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Cadence與中芯國際推出射頻工藝設(shè)計工具包
- Cadence設(shè)計系統(tǒng)公司和中芯國際，共同宣布，一個支持射頻設(shè)計方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設(shè)計市場。其驗證包括代表性設(shè)計IP的硅交互作用測試，如PLLs，集中于仿真結(jié)果和快速設(shè)計寄生。 新方案使中國無線芯片設(shè)計者可得到必要的設(shè)計軟件和方法學(xué)，以達到確保符合設(shè)計意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測設(shè)計周期。作為合作方，為了普遍推廣，Ca
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Cadence將SiP技術(shù)擴展至最新的定制及數(shù)字設(shè)計流程
- Cadence設(shè)計系統(tǒng)公司宣布，Cadence® SiP（系統(tǒng)級封裝）技術(shù)現(xiàn)已同最新版的Cadence Virtuoso® 定制設(shè)計及Cadence Encounter®數(shù)字IC設(shè)計平臺集成，帶來了顯著的全新設(shè)計能力和生產(chǎn)力的提升。通過與Cadence其它平臺產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內(nèi)，Cadence提供了領(lǐng)先的SiP設(shè)計技術(shù)。該項新的Cadence SiP技術(shù)提供了一個針對自動化、集成、可靠性及可重復(fù)性進行過程優(yōu)化的專家級
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Tensilica設(shè)計流程支持Cadence Encounter RTL Compiler工具
- Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設(shè)計出更小、更快且更低功耗的微處理器產(chǎn)品。 作為Cadence OpenChoice IP計劃成員之一，Tensilica結(jié)合Encounter RTL Compiler和其市
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Cadence新的Allegro平臺變革下一代PCB設(shè)計生產(chǎn)力
- Cadence設(shè)計系統(tǒng)公司發(fā)布Cadence®Allegro®系統(tǒng)互連設(shè)計平臺針對印刷電路板（PCB）設(shè)計進行的全新產(chǎn)品和技術(shù)增強.改進后的平臺為約束驅(qū)動設(shè)計提供了重要的新功能，向IC、封裝和板級設(shè)計領(lǐng)域的設(shè)計團隊提供新技術(shù)和增強以提升易用性、生產(chǎn)率和協(xié)作能力，從而為PCB設(shè)計工程師樹立了全新典范。 “隨著供電電壓下降和電流需要增加，在設(shè)計PCB系統(tǒng)上的功率提交網(wǎng)絡(luò)(Power Delivery Network)過程中必須考慮封裝和IC特性,”華為公司SI經(jīng)
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CADENCE推出第一套完整的定制IC仿真和驗證方案
- Cadence發(fā)布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。這是電子設(shè)計工業(yè)內(nèi)首個端到端的定制IC模擬與驗證解決方案，使用通用、全集成的網(wǎng)表和模型數(shù)據(jù)庫來仿真射頻、模擬、存儲器和混合信號設(shè)計及設(shè)計模塊。這款突破性產(chǎn)品能夠讓設(shè)計者在仿真引擎間自由切換，而不會產(chǎn)生任何兼容或解釋問題，從而提高了一致性、精確性和設(shè)計覆蓋面，同時縮短了時間周期并降低了風(fēng)險。整體效果是該產(chǎn)品降低了采用、支持和擁有成本，并
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Cadence聯(lián)合IBM、三星和特許半導(dǎo)體聯(lián)合推出65納米參考流程
- Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術(shù)的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導(dǎo)體制造和三星。 Cadence與Common Platform技術(shù)合作伙伴緊密合作，開發(fā)65納米流程。它基于Cadence數(shù)字IC設(shè)計平臺，包含Encounter Timing System和CPF，可加快低功耗系統(tǒng)級芯片（So
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數(shù)字IC設(shè)計平臺的最新軟件版本
- CADENCE發(fā)布了Cadence Encounter 數(shù)字IC設(shè)計平臺的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)模混合信號設(shè)計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計。新平臺提供了L、XL和GXL三種配置，為先進半導(dǎo)體設(shè)計提供更佳的易用性，更短的設(shè)計時間以及更高的性能。 “最新版本Enc
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Cadence發(fā)布Cadence Encounter數(shù)字IC設(shè)計平臺最新版
- Cadence設(shè)計系統(tǒng)公司發(fā)布Cadence Encounter® 數(shù)字IC設(shè)計平臺的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)模混合信號設(shè)計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計。新平臺提供了L、XL和GXL三種配置，為先進半導(dǎo)體設(shè)計提供更佳的易用性，更短的設(shè)計時間以及更高的性能。 “最新版本Encounter平臺的發(fā)
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Cadence的Global Route Environment技術(shù)為PCB設(shè)計制訂新標(biāo)準(zhǔn)
- Cadence設(shè)計系統(tǒng)公司發(fā)布了面向Cadence® Allegro® PCB設(shè)計的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計人員提供了自動、智能的規(guī)劃和布線環(huán)境。作為首個將智能自動化引入前所未有領(lǐng)域的自動布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計規(guī)
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Cadence為PCB設(shè)計制訂新標(biāo)準(zhǔn)Global Route Environment
- Cadence設(shè)計系統(tǒng)公司今日發(fā)布了面向Cadence® Allegro® PCB設(shè)計的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計人員提供了自動、智能的規(guī)劃和布線環(huán)境。作為首個將智能自動化引入前所未有領(lǐng)域的自動布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計規(guī)范。 該技術(shù)問世之前，PCB設(shè)計人員要花費幾周或幾個月的時間
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CADENCE邏輯設(shè)計技術(shù)為亞太芯片設(shè)計商帶來競爭優(yōu)勢
- CADENCE宣布四家亞太芯片設(shè)計公司——Altek 公司、互芯集成電路有限公司（CoolSand Technologies）、韓國電子通信研究院(ETRI)以及 Moai電子公司已經(jīng)選擇具有全局綜合技術(shù)的 Cadence® Encounter® RTL Compiler解決方案，以改良芯片設(shè)計，加快上市時間。Encounter RTL Compiler綜合與Encounter Confo
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飛思卡爾使用CADENCE模擬混合信號錦囊加速流程開發(fā)
- Cadence宣布飛思卡爾半導(dǎo)體公司已經(jīng)采用Cadence Analog Mixed Signal (AMS) Methodology Kit。飛思卡爾是無線、網(wǎng)絡(luò)、汽車、消費和工業(yè)市場的嵌入式半導(dǎo)體設(shè)計及制造的全球領(lǐng)先企業(yè)。飛思卡爾已經(jīng)采用AMS Methodology Kit以應(yīng)用高級AMS技術(shù)、流程和方法學(xué)的主要功能。通過使用Cadence錦囊作為其基礎(chǔ)方法學(xué)，飛思卡爾能夠更加迅速地獲取并在全球?qū)嵤?nèi)部開發(fā)世界級設(shè)
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