- 摘 要：本文研究并開發(fā)了一款針對手持設備、內嵌ARM7TDMI內核的系統(tǒng)芯片。在設計這款芯片的過程中，MP3算法的軟硬件分割和芯片的低功耗設計是主要挑戰(zhàn)。本文介紹了該系統(tǒng)芯片的結構，并著重介紹了軟硬件分割和低功耗設計技術。關鍵詞：系統(tǒng)芯片；低功耗；ARM；MP3
引言隨著半導體技術的進步和芯片設計方法—IP重用技術的出現，SoC在消費類電子產品中已經越來越普遍。本課題組去年啟動了稱為Garfield的SoC項目。Garfield定義為一款面向中低端PDA的
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ARM MP3 低功耗 系統(tǒng)芯片 SoC ASIC
- 摘 要：本文介紹了一種SoC單片機控制的多功能數據采集卡，在輸入通道中增加程控濾波、程控增益放大器和多級陷波電路，采集卡的功能選擇和參數改變均由SoC單片機軟件控制。本文給出了關鍵部分的電路圖、元件參數和實測數據。關鍵詞：SoC 單片機；程控放大；程控陷波
引言目前大多數的數據采集卡并不能適應工業(yè)控制現場或像野外那樣存在多種噪聲干擾的使用環(huán)境，特別是對50Hz工頻干擾及其諧波干擾無法起到抑制作用。在這種情況下，采集到的數據往往有很多錯誤或者采集卡無法正常工作。本數據采
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SoC 單片機 程控放大 程控陷波 SoC ASIC
- 摘 要：本文重點介紹基于DSP和FPGA、采用中頻數字化方法，以及QPSK擴頻調制技術來實現圖像的無線傳輸。對擴頻通信系統(tǒng)的同步問題提出了一種實現方法，并給出了部分實驗結果。關鍵詞：圖像傳輸；擴頻通信；同步；FPGA；DSP
視頻通信是目前計算機和通信領域的一個熱點。而無線擴頻與有線相比,有其固有的優(yōu)越性，如聯網方便、費用低廉等。所以開發(fā)無線擴頻實時圖像傳輸系統(tǒng)有很高的實用價值。
系統(tǒng)設計在短距離通信中，通常可以在收發(fā)端加入奇偶校驗、累加和校驗等出錯重發(fā)的防噪聲措施
- 關鍵字：
DSP FPGA 擴頻通信 同步 圖像傳輸
- 摘 要：本文首先介紹了一個32位嵌入式稅控機專用系統(tǒng)芯片C3118的功能、結構和特點，然后分析了一個自動化程度很高的SoC設計平臺——C*SoC200，對該平臺的主要結構和功能進行了分析。關鍵詞：IP；SoC；平臺；仿真
引言2003年7月，中國國家質量監(jiān)督檢驗檢疫總局發(fā)布了由稅控機國家標準制定委員會制定的稅控收款機國家標準。并將陸續(xù)出臺一系列的管理法規(guī)。為了滿足國家標準的要求，各稅控機生產廠家都在積極使用32位MCU開發(fā)符合新規(guī)范的稅控機。而32位的嵌入式稅控機專用
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IP SoC 仿真 平臺 SoC ASIC
- 找到價格、性能和功耗的最佳結合點實際上就確保贏得了SoC設計，但說起來容易做起來難。在實際可用的雙芯核架構、可編程加速器和數百萬門FPGA出現以前，一種80:20法則用起來很奏效：如果計算負荷的80%為數據處理，那么選擇RISC架構，在RISC中實施信號處理。而當今面臨太多的架構選擇，差別甚微，用單一處理器架構來解決優(yōu)化問題已不可能。一種較為成功的方法是通過將計算資源與特性集匹配來實現。將一種復雜系統(tǒng)映射到硅中，在相當程度上依賴于設計是在現有SoC上實現還是從頭做起。對于前一種情況，系統(tǒng)設計師應從了解四個
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TI SoC ASIC
- 摘 要：本文介紹了多相陣列FFT在星上多載波數字化分路中的應用，并針對星上處理的實時高速處理要求，提出了一種FFT的實現方案，并用一片FPGA芯片驗證了其正確性和可行性。關鍵詞：FFT；FPGA；頻分分路
多載波信號的數字化分路是衛(wèi)星通信星上處理技術的關鍵技術之一，數字化分路技術主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數較多時，多相陣列FFT有效地使用了抽取技術，且FFT算法具有很高的計算效率，本文所討論的就是該方法中FFT的實現。
- 關鍵字：
FFT FPGA 頻分分路
- 摘 要：本文介紹了可編程定時器/計數器8253的基本功能，以及一種用VHDL語言設計可編程定時器/計數器8253的方法，詳述了其原理和設計思想，并利用Altera公司的FPGA器件ACEX 1K予以實現。關鍵詞：FPGA；IP；VHDL
引言在工程上及控制系統(tǒng)中，常常要求有一些實時時鐘，以實現定時或延時控制，如定時中斷，定時檢測，定時掃描等，還要求有計數器能對外部事件計數。要實現定時或延時控制，有三種主要方法：軟件定時、不可編程的硬件定時、可編程的硬件定時器。其中可編
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FPGA IP VHDL
- 利用嵌入式硅IP可以縮短SoC設計所需的開發(fā)時間，這已成為眾所公認的事實。但要從完工后的整個系統(tǒng)角度出發(fā)，整合及驗證來自多家廠商的元件，需要相當的時間和努力，然而它們卻常被忽略。這會對嵌入式軟件開發(fā)人員造成額外負擔，因為他們需要SoC的外圍和接口以及處理器的精確模型，才能在設計投片之前，針對正在開發(fā)的SoC，迅速完成應用固件的測試及除錯。如果SoC平臺以可配置處理器和外圍IP為基礎，這些IP又來自多家供貨商，這種情形就更加重要，因為設計人員必須確認在特定配置下，每個元件的功能不會影響到其它元件的工作。除此
- 關鍵字：
ARC SoC ASIC
- 摘 要：AMBA總線是目前主流的片上總線。本文給出的雙層AMBA總線設計能極大地提高總線帶寬，并使系統(tǒng)架構更為靈活。文章詳細介紹了此設計的實現，并從兩個方面對兩種總線方式進行了比較。關鍵詞：雙層AMBA總線;總線帶寬;SoC
引言一般說來，SoC芯片是由片上芯核、用戶設計的IP核以及將這兩者集成在一起的總線組成的。片上芯核決定了使用何種片上總線以及芯片的體系結構。ARM系列嵌入式微處理器憑借其高性能、低功耗的特點占據了市場的主要份額，ARM7TDMI因其相對低廉的價格
- 關鍵字：
SoC 雙層AMBA總線 總線帶寬 SoC ASIC
- 摘 要：本文提出了一種LED點陣屏實現256級灰度顯示的新方法。詳細分析了其工作原理。并依據其原理，設計出了基于FPGA 的控制電路。關鍵詞：256級灰度；LED點陣屏；FPGA；電路設計
引言256級灰度LED點陣屏在很多領域越來越顯示出其廣闊的應用前景，本文提出一種新的控制方式，即逐位分時控制方式。隨著大規(guī)模可編程邏輯器件的出現，由純硬件完成的高速、復雜控制成為可能。
逐位分時點亮工作原理所謂逐位分時點亮，即從一個字節(jié)數據中依次提取出一位數據，分8次點亮對應的像
- 關鍵字：
256級灰度 FPGA LED點陣屏 電路設計 發(fā)光二極管 LED
- 摘 要：本文提出了一種高效的復信號處理芯片的設計方法。本芯片是某雷達信號處理機的一部分，接收3組ADC的輸出復數據，依次完成去直流、加窗、512點FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點FFT和求功率譜復用一個蝶形單元。本芯片由單片FPGA實現，計算精度高、速度較快，滿足雷達系統(tǒng)的實時處理要求。關鍵詞： FFT；蝶形單元；塊浮點；功率譜； FPGA
引言復信號處理芯片是某雷達系統(tǒng)的一部分。雷達系統(tǒng)的實時處理特點要求芯片運
- 關鍵字：
FFT FPGA 蝶形單元 功率譜 塊浮點
- 微電子學的發(fā)展徹底改變了計算機的設計：集成電路技術增加了能夠安裝到單個芯片中的元器件數目及其復雜度。因此，采用這種技術可以構建低成本、專用的外圍器件，從而迅速地解決復雜的問題。
- 關鍵字：
FPGA 脈動 陣列
- 摘 要：本文介紹了高速ADC AD9430的功能，詳細說明了使用高速FPGA來控制AD9430構成高速(140MSPS)、高精度(12位)數據采集系統(tǒng)的設計方法，并給出了具體實現的系統(tǒng)框圖和測試結果。關鍵詞：數據采集；FPGA；AD9430引言結合實際任務的要求，本文提出了一種基于AD9430的高速數據采集系統(tǒng)，主要用于采集雷達回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數據發(fā)送出去。由
- 關鍵字：
AD9430 FPGA 數據采集
- 摘 要：本文在分析了非對稱同步FIFO的結構特點及其設計難點的基礎上，采用VHDL描述語言，并結合FPGA，實現了一種非對稱同步FIFO的設計。關鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數據緩存的電路器件，可應用于包括高速數據采集、多處理器接口和通信中的高速緩沖等各種領域。然而在某些應用，例如在某數據采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數據總線的MCU，但是由于目前同步FIFO器件的輸入與輸
- 關鍵字：
BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細介紹了該方案基于FPGA的實現方法。通過對所設計的鎖相環(huán)進行計算機仿真和硬件測試，表明該方案確實可以提高鎖相環(huán)的捕獲性能。關鍵詞：數字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此
- 關鍵字：
FPGA VHDL 捕獲時間 數字鎖相環(huán)(DPLL)
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