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        基于FPGA的非對稱同步FIFO設計

        作者:■ 中南民族大學電子信息工程學院 張明 王禮平 時間:2005-03-04 來源:電子設計應用2005年第1期 收藏

        摘    要:本文在分析了的結(jié)構特點及其設計難點的基礎上,采用描述語言,并結(jié)合,實現(xiàn)了一種的設計。
        關鍵詞:

        本文引用地址:http://www.104case.com/article/4547.htm

        引言
        FIFO是一種常用于數(shù)據(jù)緩存的電路器件,可應用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領域。然而在某些應用,例如在某數(shù)據(jù)采集和處理系統(tǒng)中,需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU,但是由于目前同步FIFO器件的輸入與輸出數(shù)據(jù)總線寬度相等,不能滿足這種應用,因此通常采用輸入與輸出數(shù)據(jù)總線寬度均為8位的同步FIFO作為它們之間的數(shù)據(jù)緩沖,并對MCU數(shù)據(jù)總線的高8位采用軟件進行屏蔽,或是在同步FIFO外圍增加數(shù)據(jù)鎖存器及邏輯控制器件的方法解決。為了提高效率和降低系統(tǒng)設計的難度,本文采用描述語言,充分利用Xilinx公司Spartan II 的系統(tǒng)資源,設計實現(xiàn)了一種非對稱同步FIFO(輸入與輸出數(shù)據(jù)總線寬度不一致的同步FIFO),它不僅提供數(shù)據(jù)緩沖,而且能進行數(shù)據(jù)總線寬度的轉(zhuǎn)換。

        非對稱同步FIFO的設計難點
        對于非對稱同步FIFO的設計來說,不能簡單地通過修改現(xiàn)成的同步FIFO模塊而得到,這是因為非對稱同步FIFO的設計有以下幾個需要解決的難點問題:
        (1) 寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度不同。設寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度分別為Win和Wout,必須對Win>Wout和Win<Wout這兩種情況進行寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度的正確轉(zhuǎn)換。
        (2) 如何協(xié)調(diào)內(nèi)部處理過程中不同的時鐘頻率。例如輸入2個8位字節(jié)需2個時鐘周期,而輸出1個16位字節(jié)只需1個時鐘周期,所以必須為內(nèi)部數(shù)據(jù)處理提供不同的時鐘頻率。
        (3) 由于寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度不同,所以,要操作正確,必須保證數(shù)據(jù)存儲排列的順序及空/滿標志產(chǎn)生的正確。
        另外,由于FPGA中的寄存器個數(shù)有限,而FIFO是一種基于RAM的器件,需要占用大量的存儲空間。通常在編寫VHDL程序時用數(shù)組描述的方法來設計數(shù)據(jù)存儲結(jié)構,在綜合時會耗用大量的寄存器,所以這種方法在FIFO的設計中是不可行的。

        非對稱同步FIFO的設計
        針對以上設計中的難點,本文采用VHDL描述語言,利用Xilinx公司Spartan II FPGA設計實現(xiàn)了一種非對稱同步FIFO,設計中充分利用了FPGA中的資源如時鐘延遲鎖相環(huán)()和
        FPGA中的
        FPGA 中的DLL是一種很好的資源,Xilinx公司Spartan II、Spartan IIE、Virtex-E等系列器件中就采用時鐘延遲鎖相環(huán)技術進行FPGA內(nèi)部的時鐘控制,它可以對時鐘進行倍頻、鎖相等操作。
        本設計中要利用Spartan II系列器件中的DLL產(chǎn)生二倍頻時鐘信號,電路原理圖如圖1所示。其中IBUFG、IBUF、BUFG、OBUF是時鐘緩沖器,提供時鐘信號的最小時延。
        FPGA中的RAM
        Xilinx公司的FPGA器件提供了片內(nèi)RAM可供直接使用,而不必使用寄存器來構成存儲空間,從而大大提高了芯片的利用率。根據(jù)型號的不同,F(xiàn)PGA中提供了兩種結(jié)構的RAM:分布式RAM和。分布式RAM可以利用可配置邏輯模塊(CLB) 設計實現(xiàn),主要用于小容量片內(nèi)存儲;BlockRAM是FPGA內(nèi)部的專用RAM模塊,通常沿芯片的垂直邊排列。根據(jù)具體型號不同,F(xiàn)PGA內(nèi)部的BlockRAM在單位容量和總體容量上都有較大的不同。本設計將采用BlockRAM用于FIFO的編寫。由于在Xilinx公司Spartan II FPGA器件庫中沒有現(xiàn)成的宏模塊,就需要自己生成BlockRAM模塊,具有較高的靈活度。利用Xilinx公司的配套軟件ISE Foundation和ISE WebPACK中都帶有的CoreGenerator程序包,可以很方便地建立用戶所需的模塊。只需要輸入BlockRAM模塊的名稱、BlockRAM的類型(如單口還是雙口)、地址線和數(shù)據(jù)線的寬度,就可以生成用戶希望得到的結(jié)構。一般來說,生成的結(jié)構會自動加載到當前的項目中,從而可以像器件庫中的元件一樣調(diào)用。
        非對稱同步FIFO的結(jié)構
        下面以Win<Wout(設Win=8,Wout=16)這種情形為例,介紹非對稱同步FIFO模塊的設計。非對稱同步FIFO的結(jié)構框圖如圖2所示,圖中還顯示了各模塊端口及信號互連關系。其主要設計特點為:
        (1) 由于寫數(shù)據(jù)與讀數(shù)據(jù)總線寬度不同,所以在設計雙口RAM時把雙口RAM設計成寫口RAM和讀口RAM兩個部分。例如FIFO寫口RAM部分為512



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