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Altera MAX10: 計時控制
- 計時控制在之前的實驗中我們掌握了如何進行時鐘分頻、如何進行數碼管顯示與按鍵消抖的處理，那么在本節實驗之中，我們將會實現一個籃球賽場上常見的24秒計時器。====硬件說明====在之前的實驗中我們為讀者詳細介紹過小腳丫MXO2板卡上的按鍵、數碼管、LED等硬件外設，在此不再贅述。本節將實現由數碼管作為顯示模塊，按鍵作為控制信號的輸入(包含復位信號和暫停信號)，Altera MAX10作為控制核心的籃球讀秒系統，實現框圖如下：====Verilog代碼====// *****************
- 關鍵字： 計時器 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 計時控制
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Altera MAX10: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。====硬件說明====按鍵是一種常用的電子開關，電子設計中不可缺少的輸入設備。當按下時使開關導通，松開時則開關斷開，內部結構是靠金屬彈片來實現通斷。按鍵抖動的原理抖動的產生 ：通常的按鍵所用的開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產生這種現
- 關鍵字： 消抖 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。硬件說明按鍵是一種常用的電子開關，電子設計中不可缺少的輸入設備。當按下時使開關導通，松開時則開關斷開，內部結構是靠金屬彈片來實現通斷。按鍵抖動的原理抖動的產生 ：通常的按鍵所用的開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產生這種現象而作的措施就是
- 關鍵字： 消抖 FPGA Lattice Diamond 小腳丫
Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現時序邏輯的基本思想。要用FPGA實現流水燈有很多種方法，在這里我們會用兩種不同的方法實現。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環賦值：這是一種很簡潔的實現流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
- 關鍵字： 流水燈 FPGA Lattice Diamond 小腳丫
Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現時序邏輯的基本思想。要用FPGA實現流水燈有很多種方法，在這里我們會用兩種不同的方法實現。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環賦值：這是一種很簡潔的實現流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
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Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環可以實現各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節省鎖相環資源。在本實驗中我們將實現任意整數的分頻器，分頻的時鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡單，比較容易理解。通
- 關鍵字： 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環可以實現各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節省鎖相環資源。在本實驗中我們將實現任意整數的分頻器，分頻的時鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡單，比較容易理解。通過計數器計數是完
- 關鍵字： 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
Altera MAX10: 2位7段數碼管顯示
- 數碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。====硬件說明====數碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現數字顯示。通常數碼管分為共陽極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平
- 關鍵字： 數碼管 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 2位7段數碼管顯示
- 數碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。硬件說明數碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現數字顯示。通常數碼管分為共陽極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平信號就可以使相應
- 關鍵字： 數碼管顯示 FPGA Lattice Diamond 小腳丫
Altera MAX10: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。====硬件說明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。====Verilog代碼=
- 關鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。硬件說明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。====硬件說明====STEP-MXO2 V2開發板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產生8種顏色。====Verilog代碼=
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