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用可編程的扭斜控制來解決時(shí)鐘網(wǎng)絡(luò)問題的方法

時(shí)鐘網(wǎng)絡(luò)管理問題提高同步設(shè)計(jì)的整體性能的關(guān)鍵是提高時(shí)鐘網(wǎng)絡(luò)的頻率。然而，諸如時(shí)序裕量、信號(hào)完整性、相關(guān)時(shí)鐘邊沿的同步等因素極大地增加了時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的復(fù)雜度。傳統(tǒng)上，時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)采用了簡(jiǎn)單的元件，諸如扇出緩沖器、時(shí)鐘發(fā)生器、延時(shí)線、零延時(shí)緩沖器和頻率合成器。由于PCB走線長(zhǎng)度不等而引起的時(shí)序誤差，采用蜿蜒走線設(shè)計(jì)的走線長(zhǎng)度匹配方法來處理。走線阻抗與輸出驅(qū)動(dòng)阻抗的不匹配經(jīng)常通過反復(fù)試驗(yàn)選擇串聯(lián)電阻來消除。多種信號(hào)的標(biāo)準(zhǔn)使得時(shí)鐘邊沿的同步更加復(fù)雜。至今，這三種挑戰(zhàn)會(huì)經(jīng)常遇到，并且鮮有理想的解決方案。以下描述了
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可編程邏輯器件融合CPLD+FPGA最佳特性 Lattice(萊迪思)半導(dǎo)體公司近日推出了新的MachXO可編程邏輯器件系列產(chǎn)品，Lattice稱，這種新一代的跨越式可編程邏輯器件支持傳統(tǒng)上由高密度的CPLD或者低容量的FPGA所實(shí)現(xiàn)的應(yīng)用。　　據(jù)Lattice現(xiàn)場(chǎng)應(yīng)用支持副總裁Jock Tomlinson介紹，MachXO邏輯器件建立在低成本的130nm嵌入式Flash處理工藝上。它能夠在單芯片中瞬時(shí)工作，這種特性對(duì)于許多CPLD應(yīng)用來說是十分重要的。3.5ns的管腳至管腳的延時(shí)使得器件能夠滿足當(dāng)代系統(tǒng)
關(guān)鍵字： Lattice(萊迪思)半導(dǎo)體公司

萊迪思半導(dǎo)體公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系統(tǒng)可編程時(shí)鐘發(fā)生器器件新系列。ispClock5500系列中的第一批器件：10輸出的ispClock5510 和 20 輸出的 ispClock5520將一個(gè)高性能的時(shí)鐘發(fā)生器和一個(gè)靈活的通用扇出緩沖器合成在一起。采用了一個(gè)高性能的鎖相環(huán)以及時(shí)鐘乘除工具，該片上的時(shí)鐘發(fā)生器可以提供多達(dá)5個(gè)頻率范圍從10MHz到320MHz的時(shí)鐘。無論是單端還是差分信號(hào)模式，通用扇出緩沖器都可以驅(qū)動(dòng)多達(dá)20個(gè)時(shí)鐘網(wǎng)絡(luò)，并且每一個(gè)輸出都是
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世界上最大的在系統(tǒng)可編程器件供應(yīng)商－萊迪思半導(dǎo)體公司（納斯達(dá)克代號(hào)：LSCC）宣布推出其創(chuàng)新的PowerPAC™器件。這是業(yè)界第一片混合信號(hào)可編程邏輯器件（PLD），它內(nèi)含在系統(tǒng)可編程的模擬和邏輯組塊，能提供經(jīng)過優(yōu)化的電源管理功能，這一功能對(duì)如今的多電源電子系統(tǒng)是至關(guān)重要的。該器件集成了可編程邏輯、電壓比較器、參考電壓及高電壓的場(chǎng)效應(yīng)管驅(qū)動(dòng)器，支持單芯片可編程供電定序與監(jiān)控，為總值達(dá)到120億美元的電源半導(dǎo)體市場(chǎng)奉獻(xiàn)了獨(dú)特的可編程控制方案。雖然，微處理器、DSP、FPGA和專用集成電路（ASI
關(guān)鍵字：萊迪思模擬IC 電源

在系統(tǒng)可編程（ISP™）邏輯產(chǎn)品的發(fā)明者－萊迪思半導(dǎo)體公司（納斯達(dá)克代號(hào)：LSCC）今天正式宣布其1.8伏 ispMACH
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