FPGA設計者需要練好5項基本功

記得《佟林傳》里，佟林練的基本功是“繞大樹、解皮繩”，然后才練成了什么“鬼影隨行、柳葉綿絲掌”。

在我看來，成為一名說得過去的FPGA設計者，需要練好5項基本功：仿真、綜合、時序分析、調試、驗證。

需要強調的一點是，以上基本功是針對FPGA設計者來說的，不是針對IC設計者的。對于IC設計，我不懂，所以不敢妄言。

對于FPGA設計者來說，練好這5項基本功，與用好相應的EDA工具是同一過程，對應關系如下：

1. 仿真：Modelsim, Quartus II(Simulator Tool)
2. 綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 時序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 調試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 驗證：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL語言雖然不是FPGA設計的全部，但是HDL語言對FPGA設計的影響貫穿于整個FPGA設計流程中，與FPGA設計的5項基本功是相輔相成的。

對于FPGA設計者來說，用好“HDL語言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。

練好仿真、綜合、時序分析這3項基本功，對于學習“HDL語言的可綜合子集”有如下幫助：

1. 通過仿真，可以觀察HDL語言在FPGA中的邏輯行為。
2. 通過綜合，可以觀察HDL語言在FPGA中的物理實現形式。
3. 通過時序分析，可以分析HDL語言在FPGA中的物理實現特性。

對于FPGA設計者來說，用好“HDL語言的驗證子集”，可以完成FPGA設計另外50%的工作——調試驗證。

1. 搭建驗證環境，通過仿真的手段可以檢驗FPGA設計的正確性。
2. 全面的仿真驗證可以減少FPGA硬件調試的工作量。
3. 把硬件調試與仿真驗證方法結合起來，用調試解決仿真未驗證的問題，用仿真保證已經解決的問題不在調試中再現，可以建立一個回歸驗證流程，有助于FPGA設計項目的維護。

FPGA設計者的這5項基本功不是孤立的，必須結合使用，才能完成一個完整的FPGA設計流程。反過來說，通過完成一個完整的設計流程，才能最有效地練習這5項基本功。對這5項基本功有了初步認識，就可以逐個深入學習一些，然后把學到的知識再次用于完整的設計流程。如此反復，就可以逐步提高設計水平。采用這樣的循序漸進、螺旋式上升的方法，只要通過培訓入了門，就可以自學自練，自我提高。

市面上出售的有關FPGA設計的書籍為了保證結構的完整性，對FPGA設計的每一個方面分開介紹，每一方面雖然深入，但是由于缺少其他相關方面的支持，讀者很難付諸實踐，只有通讀完全書才能對FPGA設計獲得一個整體的認識。這樣的書籍，作為工程培訓指導書不行，可以作為某一個方面進階的參考書。如何使用現有的書籍進行自學，這是后話。

對于新入職的員工來說，他們往往對FPGA的整體設計流程有了初步認識，5項基本功的某幾個方面可能很扎實。但是由于某個或某幾個方面能力的欠缺，限制了他們獨自完成整個設計流程的能力。入職培訓的目的就是幫助他們掌握整體設計流程，培養自我獲取信息的能力，通過幾個設計流程來回的訓練，形成自我促進、自我發展的良性循環。在這一過程中，隨著對工作涉及的知識的廣度和深度的認識逐步清晰，新員工的自信心也會逐步增強，對個人的發展方向也會逐步明確，才能積極主動地參與到工程項目中來。