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        基于賽靈思FPGA的數字頻域干擾抵消器

        作者:田耘 208研究所 徐文波 胡彬 谷濤 北京郵電大學 時間:2009-11-10 來源:電子產品世界 收藏

          同步算法

        本文引用地址:http://www.104case.com/article/99723.htm

          對于任何一個系統,要進行正常的運作都必須首先保證系統的同步。的小區搜索分為三個階段,即主同步、輔同步和導頻搜索三個階段[5]。主同步利用PSC碼對接收到的主同步信道數據(PSCH)做相關,根據相關峰值的位置確定時隙頭。在主同步完成之后,輔同步階段可以確定幀頭位置和當前小區使用的擾碼組號。方法是用輔同步碼(SSC)去做相關。最后一個階段是導頻搜索,利用已經得到的擾碼組號和幀頭信息,遍歷一個主擾碼組所有的8個可能主擾碼,分別和導頻信道(CPICH)做相關。根據最大的相關值最終確定擾碼號。可見,經過的三步同步,就可以得到當前小區的主擾碼號和幀同步信息。三步同步的流程圖如圖4所示。

          由于同步模塊收到的信號為4采樣的,而同步模塊內部的搜索過程只需利用單采樣的數據,因此先要對過采樣的信號進行下采樣。另外,為了對發送信號源進行匹配,將接收到的信號首先經過根號升余弦匹配濾波器,然后再下采樣到碼片速率,如B點所示。

          仿真和測試結果

          仿真結果

          首先,經過功率譜密度圖(PSD)驗證,經過AIC的輸出信號PSD曲線和發送信源PSD曲線基本一致。圖5給出了信干比為-10dB時算法的定點仿真結果。

          具體而言,在沒有AIC的情況下,輸出信號頻譜主瓣內的波動較大,而且主瓣下降dB值減小。采用AIC后,輸出信號頻譜主瓣內的波動基本得以改善,并且下降dB值也基本等于原來輸入信源的下降dB值,表明AIC性能良好。

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