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        基于LEON3處理器和Speed協處理器的復雜SoC設計實現*

        作者:徐欣鋒 中國科學院微電子研究所專用集成電路與系統研究室 時間:2009-05-20 來源:電子產品世界 收藏

          3)由160個實數浮點乘法累加運算器組成40個復數乘法累加器陣列,1Mbit的雙口SRAM,8個512×32bit系數ROM,兩個直角到極坐標轉換電路,兩個對數變換電路及其它輔助電路和控制電路。

        本文引用地址:http://www.104case.com/article/94563.htm

          

         

          圖1 Speed的內部模塊結構

          Speed傳統的工作方式是通過片外FPGA輸入控制信號和待處理數據,這不僅增大了PCB板級布線、調試的工作量,而且FPGA不能用C等高級語言編程,算法改動起來不靈活。另一方面,隨著半導體工藝、微電子技術的發展,大規模的復雜實現技術逐漸成熟,因此有必要將板級FPGA + Speed改進為芯片級MCU + Speed,這樣既能實現真正的可編程增大靈活性,又能加快用戶開發信號處理系統的速度。



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