在低成本測(cè)試夾具上實(shí)現(xiàn)對(duì)表面貼裝射頻元器件的精確去嵌入

　　簡(jiǎn)介

　　射頻工程師通常使用矢量網(wǎng)絡(luò)分析儀（VNA）測(cè)量射頻元器件的S參數(shù)，以便對(duì)其特性進(jìn)行表征并進(jìn)行后續(xù)設(shè)計(jì)。他們?cè)跍y(cè)量過(guò)程中遇到的一個(gè)問題是，這些元器件往往是表貼封裝的，不能直接與VNA連接。如圖1所示，工程師通常會(huì)制作簡(jiǎn)單的PCB測(cè)試夾具來(lái)對(duì)被測(cè)件（DUT）進(jìn)行表面貼裝，建立被測(cè)件與VNA的連接。但是，這樣的測(cè)試夾具本身會(huì)給S參數(shù)測(cè)量帶來(lái)寄生效應(yīng)，必須通過(guò)一個(gè)稱為去嵌入的過(guò)程來(lái)去除這種效應(yīng)。

圖1 PCB測(cè)試夾具對(duì)被測(cè)件（DUT）進(jìn)行表面貼裝

　　本文描述了一個(gè)實(shí)用的去嵌入過(guò)程，它不需建立連接DUT輸入和輸出饋線的等效電路模型，也不要求輸入饋線和輸出饋線對(duì)稱。只需要有一個(gè)能夠完成S參數(shù)和S-Y-Z矩陣轉(zhuǎn)換的簡(jiǎn)易線性仿真器即可。本例使用了Agilent EEsof EDA開發(fā)的Genesys虛擬網(wǎng)絡(luò)分析儀軟件，并給出了使用該軟件過(guò)程的截屏。
　　去嵌入的步驟

　　去嵌入可以分為以下五個(gè)步驟

　　①制作三個(gè)PCB夾具，分別為開路、短路和連接DUT三種配置。

　　②使用網(wǎng)絡(luò)分析儀測(cè)量開路、短路和連接DUT三種配置的S參數(shù)。

　　③通過(guò)減去使用短路夾具測(cè)試得到的Z參數(shù)，從而在嵌入DUT和開路夾具中去除串聯(lián)寄生效應(yīng)。

　　④通過(guò)減去上一步操作得到的開路夾具的Y參數(shù)，從而去除嵌入DUT的并聯(lián)寄生效應(yīng)。

　　⑤把第四步的Y因數(shù)轉(zhuǎn)換為S參數(shù)，獲得實(shí)際的DUT特征值。

　　Genesys虛擬網(wǎng)絡(luò)分析儀軟件可以非常方便地自動(dòng)執(zhí)行上述步驟。下面將詳細(xì)描述這些步驟。此處使用較粗的低阻抗傳輸線作為DUT，以描述去嵌入前后的結(jié)果。

　　第一步：制作三個(gè)PCB夾具，分別為開路、短路和連接DUT的配置

圖2 連接DUT的PCB

　　制作三個(gè)PCB夾具，開始進(jìn)行去嵌入。圖2為連接DUT的PCB。

圖3 開路夾具

　　如圖3所示，開路夾具是未安裝DUT且只有傳輸線與輸入端和輸出端相連的PCB。此夾具具有串聯(lián)和并聯(lián)的寄生效應(yīng)。

圖4 短路夾具

　　如圖4所示，短路夾具是在開路夾具（見圖3）的基礎(chǔ)上，通過(guò)鉆出一排接地過(guò)孔，將連接DUT輸入和輸出參考面的傳輸線兩端短路而制成的。接地過(guò)孔造成的短路將會(huì)去除并聯(lián)寄生效應(yīng)，只剩下串聯(lián)寄生效應(yīng)。

　　第二步：測(cè)量開路、短路和連接DUT的夾具的S參數(shù)

　　使用經(jīng)過(guò)適當(dāng)校準(zhǔn)后的VNA測(cè)量3個(gè)夾具的S參數(shù)，并將結(jié)果保存為“Open_Data”、“Short_Data”和“DUT_data”。通過(guò)在史密斯圓圖上顯示它們的S參數(shù)，來(lái)驗(yàn)證短路和開路測(cè)量的質(zhì)量。

圖5開路夾具的響應(yīng)

　　圖5顯示了開路夾具的響應(yīng)。S參數(shù)位于史密斯圓圖右側(cè)的開路區(qū)域。此圖顯示了開路夾具中的并聯(lián)電容寄生效應(yīng)。

圖6 短路夾具的響應(yīng)

　　圖6顯示了短路夾具的響應(yīng)。S參數(shù)位于史密斯圓圖左側(cè)的短路區(qū)域，并包含一定的串聯(lián)電感。由于過(guò)孔的存在，這樣的響應(yīng)是正常的。

圖7 去嵌入之前的DUT響應(yīng)

　　圖7顯示了去嵌入之前的DUT（在本例中為一段粗傳輸線）響應(yīng)。

　　第三步：減去短路夾具的Z參數(shù)，以去除DUT和開路夾具的串聯(lián)寄生效應(yīng)

 通過(guò)減去Z參數(shù)，我們可以從連接DUT的夾具和開路夾具中去除短路夾具的串聯(lián)寄生效應(yīng)。

圖8 利用Genesys的公式編輯器，去除串聯(lián)寄生效應(yīng)和并聯(lián)寄生效應(yīng)

　　如圖8所示，首先在Genesys軟件的公式編輯器中，使用第7、12和18行命令將測(cè)得的“Open（開路）”、“Short（短路）”和“DUT（連接DUT）”的S參數(shù)轉(zhuǎn)換成Z參數(shù)。也可以通過(guò)別的方式進(jìn)行相同的矩陣轉(zhuǎn)換運(yùn)算，但是這種方法要方便得多。

　　如圖8中第23和26行所示，我們現(xiàn)在可以執(zhí)行減法運(yùn)算，去除“DUT”和“Open”測(cè)量中的串聯(lián)寄生效應(yīng)。
　　第四步：減去第3步中的開路夾具的Y參數(shù)，從而去除DUT的并聯(lián)寄生效應(yīng)

　　現(xiàn)在可以通過(guò)減去Y參數(shù)來(lái)去除并聯(lián)寄生效應(yīng)。如圖8所示，使用第24和27行命令分別將第3步中的“DUT”和“OPEN”的Z參數(shù)轉(zhuǎn)換成Y參數(shù)；使用第23行命令從DUT中減去“OPEN”的Y參數(shù)所代表的并聯(lián)寄生效應(yīng)。

　　第五步：把第4步中的Y參數(shù)轉(zhuǎn)換為S參數(shù)，從而獲得實(shí)際的DUT特征

　　去嵌入的最后一步是使用圖8所示的第36行命令，將最終獲得的DUT的Y參數(shù)轉(zhuǎn)換回S參數(shù)。

圖9 比較結(jié)果

　　如圖9所示，為了驗(yàn)證這些去嵌入步驟是否正確無(wú)誤，我們?cè)谑访芩箞A圖上對(duì)仿真的DUT參數(shù)與通過(guò)上述步驟獲得的去嵌入S參數(shù)進(jìn)行了比較。

　　比較結(jié)果表明，去嵌入結(jié)果是正確的。請(qǐng)注意，得出的史密斯圓圖與僅對(duì)DUT（粗傳輸線）進(jìn)行仿真的結(jié)果完全匹配。  

　　總結(jié)

　　本文描述和驗(yàn)證的去嵌入技術(shù)是一種非常實(shí)用的方法。采用它，工程師可以把元器件焊到PCB上，并使用VNA和簡(jiǎn)易的自制測(cè)試夾具獲得精確的測(cè)量結(jié)果。為了保證良好的精度，基片上連接DUT的饋線越短越好，最好小于波長(zhǎng)的1/20。