系統(tǒng)控制器免費(fèi)IP 核的應(yīng)用

　　用EDA工具對(duì)IP Core分析驗(yàn)證

　　在---ata tlverilog目錄下有兩個(gè)子目錄ocidec-1和ocidec-2，為該IP Core相互獨(dú)立的兩種源代碼，分別用于支持CF/PCCard的簡(jiǎn)單ATA傳輸功能和快速ATA傳輸功能。使用者可以根據(jù)需要選用，并對(duì)所選的IP Core的源代碼進(jìn)行分析，了解其實(shí)現(xiàn)特定邏輯功能的編程方法，這也有助于對(duì)該電路核進(jìn)行修改。該電路核能否正常工作只能通過仿真和測(cè)試來確定。主流仿真軟件有Modelsim、Active-HDL、Cadence NC-Verilog/NC-VHDL等。 本文使用Active-HDL 6.3、Synplify Pro 7.7、Quartus II 4.2 Web Edition Full對(duì)ocidec-1進(jìn)行了驗(yàn)證。

　　本例中bench目錄下存放該電路核ocidec-1的測(cè)試文件（test_bench_top.v），可以用來對(duì)電路所實(shí)現(xiàn)的邏輯功能做仿真測(cè)試。由于資源是免費(fèi)的，該文件里給出的測(cè)試向量可能是不完全的或只對(duì)部分電路功能做測(cè)試。如果要做更全面的測(cè)試，使用者要在分析源代碼的基礎(chǔ)上繼續(xù)添加測(cè)試項(xiàng)來完善該測(cè)試文件。ocidec-1源代碼文件如下表1。

表1 系統(tǒng)控制器OCIDEC-1 (OpenCores IDE Controller)的源代碼文件

　　對(duì)ocidec-2的分析驗(yàn)證

　　本例從Opencores得到的測(cè)試文件只能對(duì)ocidec-1進(jìn)行測(cè)試，作者沒有提供對(duì)ocidec-2的測(cè)試文件。如果要使用ocidec-2核，使用者必須自行對(duì)ocidec-2測(cè)試。可以通過修改ocidec-1的測(cè)試文檔或重新寫測(cè)試文檔。由于ocidec-2是對(duì)ocidec-1功能的加強(qiáng)，且該測(cè)試文件也包含了對(duì)ocidec-2功能的部分測(cè)試項(xiàng)，所以通過修改形成ocidec-2的測(cè)試文檔比較省時(shí)。但是一般而言，一個(gè)測(cè)試文件只針對(duì)某一 IP Core，不同的IP Core應(yīng)該有各自的測(cè)試文件。

　　4 結(jié)束語

　　免費(fèi)IP Core可以用于教育，學(xué)術(shù)研究、商業(yè)等領(lǐng)域，充分利用這一豐富共享資源將帶來巨大的價(jià)值。Opencores組織的調(diào)查表明：該組織的資源19.0%被商用，28.4%被用于教育，23.3%被用于研究，29.1%出于愛好使用。

　　免費(fèi)IP Core的商業(yè)應(yīng)用將減少開發(fā)成本和研發(fā)周期，縮短產(chǎn)品投放市場(chǎng)的時(shí)間；愛好者可以利用該資源來設(shè)計(jì)實(shí)現(xiàn)和驗(yàn)證自己的設(shè)想；在教育和研究領(lǐng)域?qū)γ赓M(fèi)IP Core的使用將進(jìn)一步完善其設(shè)計(jì)。但是從本文的例子也可以看出，免費(fèi)資源并不是成熟或完善的資源，要妥善處理后才可以得以發(fā)揮作用。

　　參考文獻(xiàn)

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