基于FPGA的通信系統基帶驗證平臺的設計

　　SystemACE配置示意圖如圖2所示。完成FP-GA設計后，通過軟件生成所設計的下載配置文件，通過CF卡讀寫器將文件置于CF存儲卡中。當平臺上電后，ACE控制器讀取CF卡中的配置文件，通過JTAG鏈將數據下載到各FPGA，完成自動配置。也可以通過JTAG下載電纜連接TEST JTAG接口，直接對FPGA進行在線配置。

　　3.2 時鐘電路和復位及電壓監視電路

　　本平臺采用兩個相互獨立的有源晶體振蕩器提供20 MHz時鐘，分別作為接收機和發射機的時鐘源。由于板上多處地方需要20 MHz時鐘(如ADC和DAC)，而僅靠晶體振蕩器供給時鐘除導致驅動力較弱外，還可能會產生較大時鐘偏移或抖動。選用時鐘驅動器IDT74FCT38074為系統提供時鐘，這是一款3.3 V供電，CMOS工藝的1驅4時鐘驅動器，輸入時鐘最高為166 MHz，同時提供4路低偏移同相時鐘。通過兩片IDT74FCT38074，分別為接收機和發射機各個模塊提供精確時鐘。輸入時鐘進入FPGA后又可以通過DCM的分頻倍頻處理，為FP-GA內部各個功能模塊提供所需的時鐘。

　　在Virtex-Ⅱ器件內部，所有DCM模塊通過時鐘多路復用器邏輯分配到器件內部。所提供的16個全局時鐘緩沖器可實現16個時鐘域的控制，保證了DCM模塊的時鐘輸出具有最小的傳輸延遲(Skew)。

　　復位及電壓監視電路采用MAX708SCPA，提供上電自動復位及手動復位。MAX708SCPA的PFI引腳為監視電壓輸入端，當PFI輸入電壓低于1.25 V時，PFO引腳輸出低電平表示電壓過低，本設計中用于監視FPGA 1.5 V內核電壓。開關按鈕S8提供手動復位。其電路示意圖如圖3所示。

　　3.3 數模和模數轉換電路

　　本平臺用于驗證通信基帶系統，需要將發射機輸出的I路、Q路信號通過數模轉換器(DAC)轉換成模擬信號，接收機則通過模數轉換器(ADC)將接收信號轉換成數字信號。本平臺設計采用的ADC和DAC分別為ADI公司的AD9238和AD9765。

　　AD9238是雙通道12位ADC。速度等級分為20MS/s、40MS/s和65MS/s。功耗為180mW~600mW，適用于要求低功耗和較小PCB面積的應用。AD9238的信噪比(SNR)為70 dB，無雜散信號動態范圍(SFDR)為85 dBc。帶有片內寬帶差分采樣保持放大器(SHA)，允許用戶選擇多種輸入范圍和失調電壓，包括單端輸入。AD9765是雙端口、高速率、雙通道、12 bit的CMOS數模轉換器(DAC)。它集成了2個高性能的12 bit TxDAC。更新速率可達125 MS/s，無雜散信號動態范圍(SFDR)為75 dBc，O.1％的增益偏移匹配率。輸出為差分電流、滿幅度為20mA。

　　本設計中，AD9238工作在2Vp-p差分工作模式，采用內部參考電壓，兩通道工作在共享電壓參考模式。輸入差分幅度為2 V。信號時鐘輸入可以采用時鐘驅動器的20MHz輸出或由FPGA提供，最高采樣率為40 MS/s。AD9238的兩通道選擇AD8138作為運放驅動器，為ADC提供差分輸入信號。AD9765工作在雙端口模式，兩通道增益控制可分別調整，采用內部l.2 V參考電壓。時鐘輸入也可以采用時鐘驅動器的20 MHz輸出或由FPGA提供。AD9238和AD9765與FPGA的連接示意圖分別如圖4和圖5所示。

　　3.4 電源電路

　　本系統正常工作需要兩種供電電壓。一種為FPGA器件的內核電壓1.5 V；另一種為FPGA器件的輸入輸出接口電壓3.3 V，該電壓同時還用于其他器件供電。

　　本設計采用適合FPGA應用的低電壓、大電流線性穩壓器(LDO)供電方案。電源輸入采用標準的ATX電源接口，可以由ATX電源供電，其中+12 V輸入直接給風扇供電，用于FPGA散熱。+5 V輸入通過Tl公司的TPS75533和TPS75415分別轉換為3.3 V和l.5 V電壓輸出。TPS75533是一款最低壓差可為250 mV的LDO，可提供3.3 V，5 A輸出。TPS75415可提供1.5 V，2 A輸出，其快速瞬態響應可有效改善系統性能。LDO采用線性調節原理，輸出紋波很小，外圍電路簡單，只要求外接輸入和輸出電容即可工作。缺點是電壓轉換效率不高，發熱量大，對散熱控制方面要求較高。TPS75533采用TO-220封裝，可以通過背部散熱片有效散熱，而TPS75415采用PowerPADTM的TSSOP小封裝，在提供2W散熱功率，提高散熱性的同時節省了占用面積。

　　3.3 V和1.5 V電壓之間加穩壓二極管和肖特基二極管構成的保護電路，保證FPGA的內核電壓與接口電壓之差在一定范圍內，防止器件損壞。

　　4 OFDM基帶系統驗證平臺設計

　　基于FPGA的通信系統基帶設計驗證平臺非常適用于高速無線通信系統的基帶設計。采用該平臺可驗證基于IEEE 802.1la的OFDM基帶系統的簡化原型設計。設計框圖如圖6所示。

　　經驗證，該平臺能實現OFDM原型機的發送和接收功能，并能有效驗證同步和信道估計算法的實際性能。

　　5 結束語

　　基于FPGA的通信系統基帶設計驗證平臺采用大容量、高性能的FPGA器件，為通信系統的基帶設計提供了一個有效的硬件實現平臺。基于FPGA的實現和驗證與計算機仿真相結合，將大大加速通信系統基帶部分的快速原型設計，極大地方便了對實時性和運算量有較高要求的各類算法的驗證。