低頻數字相位(頻率)測量的CPLD實現

　　4 結束語

　　由單片機晶振產生的6M信號，經過一個與非門整形為矩形脈沖，再經過CPLD7128的內部設計的分頻器分頻（分頻系數為1000、2000、3000、4000），由該系統進行測頻測相。AB二相的信號加上一個反相器，則從理論上講，相位相差180度。實際測量結果為，頻率分別是6000、3000、2000、1500Hz，相位為180度，與理論完全符合。利用DDS數字移相信號發生器產生不同頻率和相位差的信號實測證實，該系統指標符合設計要求。

　　隨著EDA（電子設計自動化）技術和微電子技術的進步，CPLD的時鐘延遲可達到 級，結合其并行工作方式，在超高速、實時測控方面有非常廣闊的應用前景；并且CPLD&FPGA具有高集成度、高可靠性，幾乎可將整個設計系統下載于同一芯片中，實現所謂片上系統(SOPC)，從而大大縮小其體積，具有可編程型和實現方案容易改動的特點，有利于產品的研制和后期升級[7]。

　　CPLD7128大約有128個觸發器，程序中AB兩相計數器共用了19+19=38個，控制部分用了4個，還剩下了大約128-42=86個（其他模塊還有少量的占用）。 CPLD7128的計數頻率最高可175.4MHz，若提高標頻信號的頻率為175 MHz，同時增加計數器的長度，則測相精度從理論上講可以達到0.04度。

　　采用CPLD配合單片機的設計方案，具有造價較低、速度高、精度高的優點，并且可以通過軟件下載而達到儀器硬件升級的目的。

　　參考文獻：

　　[1] 李寶營,趙永生,祖龍起等.基于單片機的等精度頻率計設計[J]. 微計算機信息, 2007,9(2):P152~154

　　[2]宋萬杰,羅豐,吳順軍.CPLD技術及其應用[M].西安:西安電子科技大學出版社,1999

　　[3]潘松,黃繼業,王國棟.現代DSP技術[M].西安:西安電子科技大學出版社,2003

　　[4]黃正瑾.CPLD系統設計技術入門與應用[M].北京:電子工業出版社,2002

　　[5] 包明.基于FPGA的高速高精度頻率測量的研究[J].單片機及嵌入式系統應用,2003，(2):134~139

　　[6] 張振榮,晉明武,王毅平.MCS-51單片機原理及實用技術[M].北京:人民郵電出版社,2000

　　[7]潘松,王國棟.VHDL實用教程[M].成都:電子科技大學出版社,2000