FARADAY選擇CADENCE VOLTAGESTORM用于高級65納米低功耗簽收

　　Cadence設計系統公司與領先的ASIC和硅智產(SIP)無晶圓IC設計公司智原科技宣布智原已經采用Cadence® VoltageStorm® 功率分析技術進行低功耗簽收，并支持智原的尖端低功耗設計。智原使用VoltageStorm的靜態(tài)和動態(tài)功率分析檢驗其高級低功耗設計技術，包括功率門控、去耦合電容優(yōu)化和多電源多電壓(MSMV)規(guī)劃。

　　智原有一套現成的功率分析解決方案，目前已經成功發(fā)展到90納米級別。不過由于意識到了65納米及以下級別低功耗簽收帶來的新技術挑戰(zhàn)，智原對目前市面上所有商用的功率分析和電壓降解決方案進行了深入的評估。VoltageStorm功率分析被選為精確檢驗智源的復雜低功耗設計的惟一解決方案。此外，VoltageStorm分析和Cadence SoC Encounter™ RTL-to-GDSII系統(智源所選的設計實現方案)的結合，帶來了一個卓越的解決方案，能夠在實現過程中優(yōu)化電源開關和去耦合電容，它被證明對智源有著極高的價值。

　　“我們對65納米高級低功耗設計的功率分析的精確性非常關注，”智原SoC開發(fā)及服務部副總裁C. J. Hsieh說。“經過我們的嚴格評估，VoltageStorm分析清楚地表現了它的功能性、精確性、容量和性能都符合我們未來的生產需要。能夠從SoC Encounter系統直接進行VoltageStorm分析的能力為我們的后端設計工程師大大提高了易用性。”

　　VoltageStorm的靜態(tài)和動態(tài)功率分析是Cadence低功耗解決方案的一個關鍵構成，也是Encounter® IC設計平臺不可或缺的一部分，它可以檢驗全芯片電壓降和電源連線的電遷移。去耦合電容和電源開關的自動優(yōu)化也通過與SoC Encounter系統的緊密結合成為可能。

　　“在65納米及更低的級別下，低功耗設計團隊正確優(yōu)化退耦電容控制動態(tài)瞬間電壓降是非常重要的，并且要減少用于關閉邏輯塊的電源開關的數量，”Cadence數字實現部副總裁Chi-Ping Hsu說。“SoC Encounter系統與VoltageStorm功率分析的結合，實現了完全的自動優(yōu)化，并且在設計流程中用能夠實現精確簽收的分析取代工程臆測，大大提高了硅片質量(QoS)和出帶可靠性。”

　　VoltageStorm功率分析可以讓低功耗設計團隊將電壓降控制到最低，避免電遷移，將新增退耦電容和電源開關的效率最大化，有助于保證強勁的功率網絡設計，避免其成為芯片故障的原因。