Actel創新的SmartDesign功能提升Libero集成設計環境效能

　　Actel公司為履行其提供和支持高功效解決方案的承諾，全面提升了其Libero™集成設計環境 (IDE) 的效能，進一步簡化采用其現場可編程門陣列 (FPGA) 產品進行系統級設計的過程。Actel的Libero IDE v8.0現備有名為SmartDesign的全新設計輸入項目功能，可讓用戶在更高的抽象層面完成設計，大大縮短FPGA的設計和開發時間，從而加快客戶產品的面市。升級的工具套件支持Actel所有FPGA產品，包括以 Flash 為基礎的低功耗ProASIC3和靜態功耗僅為5µW的IGLOO™ FPGA，以及混合信號電源管理FPGA，即單芯片Fusion™ PSC (可編程系統芯片)。

　　SmartDesign 是Libero IDE v8.0的一個關鍵功能，可讓用戶以圖形化方式創建，然后自動抽象出各種基于構件的系統設計并轉換成已完成綜合 (synthesis-ready) 的VHDL或Verilog部件。這種以圖形化方式實現的構件設計輸入項目功能支持Actel豐富的DirectCore 和SmartGen IP核庫中的各種預制構件，同時也支持采用HDL或 Synplify® DSP生成的用戶定制構件，以及用Actel的CoreConsole工具生成的處理器子系統。

　　Actel產品市場拓展副總裁Rich Brossart稱：“Libero以其精確且易于使用的SmartPower功耗分析工具取勝，能協助設計人員應對越來越嚴格的功耗要求。Libero IDE v8.0工具套件的增強功能代表了我們簡化設計和支持高功效應用的最新創新成果。無論用戶正在設計ARM處理器、基于Fusion技術的子系統還是使用我們的低功耗IGLOO 器件來設計便攜式應用，配有SmartDesign的Libero IDE v8.0均可加快其設計過程，為用戶提供能‘正確構建’的保證。”

基于SmartDesign構件的系統級設計環境

　　創新的SmartDesign具有輸入源文件部件的功能，比如將SmartGen和 CoreConsole配置的IP核和處理器核、HDL模塊、Actel提供的宏單元，以及Libero生成的構件能以圖形化方式組合在一起，并以模塊化視圖顯示在構件視圖中的白板“畫布” (canvas) 上。SmartDesign提供名為“catalog”的列表功能，能夠列出廣泛的IP核、宏、HDL模板，以及總線接口；讓用戶選擇所需的元素，然后拖放到“畫布”中。因此，SmartDesign利用現有設計的可重用性，為將來采用System Verilog語言、DSP、混合軟件/硬件模塊來實現的模塊化設計鋪路。

　　除了采用SmartDesign設計外，還可通過“SmartGuide”功能為用戶建議與設計相配的兼容總線和IP核，這項功能也可用作設計規則檢查，確保構建的連接正確。當設計完成后，將生成出已進行綜合的HDL源代碼文件。由于許多連接都由 SmartDesign中的SmartConnect 功能自動完成，因此Libero IDE v8.0能夠為設計人員節省時間和減少錯誤。

新功能簡化Fusion電源管理設計

　　Libero IDE v8.0加入了升級的FlashPro 6.0軟件，為Actel屢獲殊榮的混合信號FPGA系列產品Fusion帶來額外的支持。配合使用FlashPro 編程器，新版的IDE 軟件能夠進一步簡化Actel的 IGLOO/e、ProASIC3和 Actel Fusion器件的編程。FlashPro中名為FlashPoint的新增功能允許用戶獨立于Libero 或Designer來修改和編輯FlashROM的安全設置，從而增強設計修改的靈活性。這樣，用戶就不必通過綜合重新運行設計，也省去了布局布線和程序文件生成的工序，大大地縮短了總體的設計時間。

　　對于Fusion產品，FlashPro的FlashPoint功能可進一步支持用戶對Fusion內嵌 Flash 存儲器的獨立編程。用戶可高效地重新編程存儲在內嵌 Flash 存儲器的電源管理的模擬參數和系統代碼。

供貨

　　Actel Libero IDE 8.0 Platinum (白金) 版本可運行于Windows和Linux平臺上；受限制功能的 Gold (黃金) 版本則供用戶免費在Windows平臺上使用。所有版本均提供一年期可更新的使用許可證。要了解有關產品的價格詳情，請與Actel聯系。